Circuitos Digitales II Departamento de Ingeniería Electrónica Facultad de Ingeniería Circuitos Digitales II Jerarquía de memoria Memoria Cache Semana No.13 Semestre 2012-2 Prof. Eugenio Duque eaduque@udea.edu.co Prof. Gustavo Patiño gpatino@udea.edu.co
El contenido de esta clase se complementa con el capítulo 7 del texto : Computer Organization David A. Patterson, John L. Hennessy. Tercera Edición
Pentium Board
Asus Eee PC
Ipods and Iphones
Arquitectura
Jerarquía de Memoria Soportada en la diferencia de las tecnologías de memoria (SRAM,DRAM y Magnética) y en el principio de localidad (espacial, y temporal).
Example: 8-slot Direct Mapped Cache We consider word addresses again 01011 (11) 80 01010 (10) A0 valid? slot # tag 01001 (9) 00 01000 (8) FF 111 (7) 00111 (7) 10 110 (6) 00110 (6) 44 101 (5) 00101 (5) F0 100 (4) 00100 (4) C9 011 (3) Consider word address (11)10, this is (1011)2. Slot is 11mod 8 = 3, or 1011 AND 0111 = 011. Tag is 1011 >> 3 = 1 00011 (3) 20 010 (2) 00010 (2) 20 001 (1) 00001 (1) 0A 000 (0) 00000 (0) 00 8-word cache DRAM
Example: (cont.) Read address 10 Read address 8 01010 slot # 010 miss, so fetch Read address 8 01000 slot # 000 tag 1 hit 8-slot cache: tag = address DIV 8 = address >> 3 slot = address MOD 8 = address AND 7
Example: (cont.) Read address 8 Read address 2 01000 slot index 000 hit Read address 2 00010 slot index 010 tag mismatch