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Julio Cadena Gabriel Mollocana 1 de 51. 2 de 51 DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEMS-ON-CHIP, EMPLEANDO TECNOLOGIA XILINX EDK ESTADO DEL ARTE XILINX.

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1 Julio Cadena Gabriel Mollocana 1 de 51

2 2 de 51 DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEMS-ON-CHIP, EMPLEANDO TECNOLOGIA XILINX EDK ESTADO DEL ARTE XILINX SPARTAN-6 FPGA EMBEDDED KIT DISEÑO DE LA APLICACIÓN RESULTADOS OBTENIDOS CONCLUSIONES Y RECOMENDACIONES

3 3 de 51 DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEMS-ON-CHIP, EMPLEANDO TECNOLOGIA XILINX EDK ESTADO DEL ARTE XILINX SPARTAN-6 FPGA EMBEDDED KIT DISEÑO DE LA APLICACIÓN RESULTADOS OBTENIDOS CONCLUSIONES Y RECOMENDACIONES

4 4 de 51 Estado del Arte SoC(System on Chip) IP Cores Arquitectura SoCs Proceso de Diseño Co-Diseño de HW y SW Metodologías de Diseño Sistemas Embebidos en Tiempo Real RTOS

5 5 de 51 Estado del Arte SoC(System on Chip) IP Cores Arquitectura SoCs Proceso de Diseño Co-Diseño de HW y SW Metodologías de Diseño Sistemas Embebidos Sistemas Embebidos en Tiempo Real RTOS

6 6 de 51 SISTEMA EMBEBIDO BASADO EN FPGA REUTILIZACIÓN E INTEGRACIÓN DE COMPONENTES DISMINUCIÓN EN EL TIEMPO DE DISEÑO TIME TO MARKET – TIME IN MARKET

7 7 de 51 Estado del Arte SoC(System on Chip) IP Cores Arquitectura SoCs Proceso de Diseño Co-Diseño de HW y SW Metodologías de Diseño Sistemas Embebidos Sistemas Embebidos en Tiempo Real RTOS

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9 9 de 51 Estado del Arte SoC(System on Chip) IP Cores Arquitectura SoCs Proceso de Diseño Co-Diseño de HW y SW Metodologías de Diseño Sistemas Embebidos Sistemas Embebidos en Tiempo Real RTOS

10 10 de 51 Esta arquitectura integra varios componentes heterogéneos en el mismo chip. La arquitectura dentro del chip utiliza un Sistema Distribuido con una topología tipo BUS ya que todos sus componentes comparten la misma.. línea de comunicación

11 11 de 51 Estado del Arte SoC(System on Chip) IP Cores Arquitectura SoCs Proceso de Diseño Co-Diseño de HW y SW Metodologías de Diseño Sistemas Embebidos Sistemas Embebidos en Tiempo Real RTOS

12 12 de 51 DISMINUIR TIEMPO DE DISEÑO. MEJORAR LA ESPERANZA DE VIDA DE UN PRODUCTO. INTEGRAR GRANDES DISEÑOS EN UN SOLO CHIP. DESARROLLAR PARALELAMENTE HARDWARE Y SOFTWARE.

13 13 de 51 Estado del Arte SoC(System on Chip) IP Cores Arquitectura SoCs Proceso de Diseño Co-Diseño de HW y SW Metodologías de Diseño Sistemas Embebidos Sistemas Embebidos en Tiempo Real RTOS

14 14 de 51 OPTIMIZACIÓN Flujo de Diseño Tradicional Flujo del Codiseño Diseñado por grupos Independientes de expertos Diseñado por el mismo grupo de expertos en cooperación

15 15 de 51 Estado del Arte SoC(System on Chip) IP Cores Arquitectura SoCs Proceso de Diseño Co-Diseño de HW y SW Metodologías de Diseño Sistemas Embebidos Sistemas Embebidos en Tiempo Real RTOS

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17 17 de 51 Estado del Arte SoC(System on Chip) IP Cores Arquitectura SoCs Proceso de Diseño Co-Diseño de HW y SW Metodologías de Diseño Sistemas Embebidos Sistemas Embebidos en Tiempo Real RTOS

18 18 de 51 Definición General: Es un sistema computacional con un alto grado integración de Hardware (HW) y Software (SW), que son diseñados para desempeñar una función específica. Están dedicados a tareas específicas Tienen restricciones de tiempo real Concurrencia de procesos Bajo Consumo de energía Bajo PrecioBajo Peso Pequeñas Dimensiones Generalmente emplean un (RTOS)

19 19 de 51 Estado del Arte SoC(System on Chip) IP Cores Arquitectura SoCs Proceso de Diseño Co-Diseño de HW y SW Metodologías de Diseño Sistemas Embebidos en Tiempo Real RTOS

20 20 de 51 Sistemas que responden a eventos externos de una manera oportuna, es decir el tiempo de respuesta está garantizado

21 21 de 51 Los sistemas se clasifican en dos tipos de acuerdo al grado de tolerancia al incumplimiento de plazos: Sistemas Hard de Tiempo Real Sistemas Soft de Tiempo Real

22 22 de 51 Estado del Arte SoC(System on Chip) IP Cores Arquitectura SoCs Proceso de Diseño Co-Diseño de HW y SW Metodologías de Diseño Sistemas Embebidos Sistemas Embebidos en Tiempo Real RTOS

23 23 de 51 Definición: es un programa que realiza la ejecución de programas en forma oportuna, administra los recursos del sistema, y proporciona una base coherente para el desarrollo de código de aplicación. Peta Linux Tornado/Vx Works LynxOSE QNXRT-LinuxThreadX

24 24 de 51 DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEMS-ON-CHIP, EMPLEANDO TECNOLOGIA XILINX EDK ESTADO DEL ARTE XILINX SPARTAN-6 FPGA EMBEDDED KIT DISEÑO DE LA APLICACIÓN RESULTADOS OBTENIDOS CONCLUSIONES Y RECOMENDACIONES

25 25 de 51 XILINX SPARTAN-6 FPGA EMBEDDED KIT Plataforma de Hardware Plataforma de Software XPS SDK Microblaze Processor Subsystem

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27 27 de 51 Selección de IP Cores desde el IP catalog Archivos de Acceso a los proyectos Panel de Conexiones en System Assembly View Desarrollo de las aplicaciones de Software Expansión de conexiones y buses asosiados de los IPs Interfaces de Buses Puertos Direcciones Vista del Diagrama de Bloques del Sistema Ventana de Consola

28 28 de 51 Ventana de Consola Ventana Explorador de Proyectos Aplicación en C Plataforma de Hardware Board Support Package Ventana de Interacción y Programación

29 29 de 51 XILINX SPARTAN-6 FPGA EMBEDDED KIT Plataforma de Hardware Plataforma de Software XPS SDK Microblaze Processor Subsystem

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31 31 de 51 DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEMS-ON-CHIP, EMPLEANDO TECNOLOGIA XILINX EDK ESTADO DEL ARTE XILINX SPARTAN-6 FPGA EMBEDDED KIT DISEÑO DE LA APLICACIÓN RESULTADOS OBTENIDOS CONCLUSIONES Y RECOMENDACIONES

32 32 de 51 DISEÑO DE LA APLICACIÓN CAPA HARDWARE CAPA SISTEMA OPERATIVO CAPA APLICACIÓN

33 33 de 51 DISEÑO DE LA APLICACIÓN CAPA HARDWARE CAPA SISTEMA OPERATIVO CAPA APLICACIÓN

34 34 de 51

35 35 de 51

36 36 de 51 DISEÑO DE LA APLICACIÓN CAPA HARDWARE CAPA SISTEMA OPERATIVO CAPA APLICACIÓN

37 37 de 51 XILKERNEL HILOSSEMAFOROSINTERRUPCIONES

38 38 de 51 DISEÑO DE LA APLICACIÓN CAPA HARDWARE CAPA SISTEMA OPERATIVO CAPA APLICACIÓN

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40 40 de 51 DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEMS-ON-CHIP, EMPLEANDO TECNOLOGIA XILINX EDK ESTADO DEL ARTE XILINX SPARTAN-6 FPGA EMBEDDED KIT DISEÑO DE LA APLICACIÓN RESULTADOS OBTENIDOS CONCLUSIONES Y RECOMENDACIONES

41 41 de 51 RESULTADOS OBTENIDOS CAPA HARDWARE CAPA SISTEMA OPERATIVO CAPA APLICACIÓN

42 42 de 51 RESULTADOS OBTENIDOS CAPA HARDWARE CAPA SISTEMA OPERATIVO CAPA APLICACIÓN

43 43 de 51

44 44 de 51 RESULTADOS OBTENIDOS CAPA HARDWARE CAPA SISTEMA OPERATIVO CAPA APLICACIÓN

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46 46 de 51 RESULTADOS OBTENIDOS CAPA HARDWARE CAPA SISTEMA OPERATIVO CAPA APLICACIÓN

47 47 de 51 SETUP: Plataforma de hardware inicializada correctamente. Iniciando Xilkernel... SHELL: Xilkernel inicializado SHELL: Inicializando reloj... RELOJ: Registrado gestor de interrupciones para el timer del reloj. RELOJ: Configurando timer del reloj para generar interrupciones cada segundo.. RELOJ: Interrupción de reloj habilitada... shell>

48 48 de 51 DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEMS-ON-CHIP, EMPLEANDO TECNOLOGIA XILINX EDK ESTADO DEL ARTE XILINX SPARTAN-6 FPGA EMBEDDED KIT DISEÑO DE LA APLICACIÓN RESULTADOS OBTENIDOS CONCLUSIONES Y RECOMENDACIONES

49 49 de 51 Prolongación Implementación de Sistemas Escalables y Flexibes Optimización en cada Capa Disminución en el tiempo de diseño Utilización de Herramientas de diseño de Xilinx

50 50 de 51 Estudiar Estado del Arte Tomar en cuenta posibles cambios al eliminar IP Cores Emplear Chip Scope Pro Estudiar Hoja de datos de cada IP Core Configurar adecuadamente el archivo linker scrip

51 FIN GRACIAS POR SU ATENCIÓN 51 de 51

52 1 PERSONALIZACIÓN DEL MICROBLAZE PROCESSOR SUBSYSTEM 2 RESULTADO EN DIAGRAMA DE BLOQUES (VISTA RTL) 3 ASIGNACIÓN DE PINES DEL FPGA SPARTAN 6 EN EL ARCHIVO UCF 4 GENERACIÓN Y EXPORTACIÓN DEL BITSTREAM DE LA PLATAFORMA DE HARDWARE 52

53 1 PERSONALIZACIÓN DEL MICROBLAZE PROCESSOR SUBSYSTEM 53

54 1 PERSONALIZACIÓN DEL MICROBLAZE PROCESSOR SUBSYSTEM 2 RESULTADO EN DIAGRAMA DE BLOQUES (VISTA RTL) 3 ASIGNACIÓN DE PINES DEL FPGA SPARTAN 6 EN EL ARCHIVO UCF 4 GENERACIÓN Y EXPORTACIÓN DEL BITSTREAM DE LA PLATAFORMA DE HARDWARE 54

55 1 PERSONALIZACIÓN DEL MICROBLAZE PROCESSOR SUBSYSTEM 2 RESULTADO EN DIAGRAMA DE BLOQUES (VISTA RTL) 3 ASIGNACIÓN DE PINES DEL FPGA SPARTAN 6 EN EL ARCHIVO UCF 4 GENERACIÓN Y EXPORTACIÓN DEL BITSTREAM DE LA PLATAFORMA DE HARDWARE 55 NET DAC_out_pin LOC = E21 | IOSTANDAR = LVCMOS25; DAC_out_pin, es el nombre de la conexión externa. E21, es el pin físico del FPGA. LVCMOS25, es el estándar de E/S y depende del banco donde se encuentra el pin físico del FPGA

56 1 PERSONALIZACIÓN DEL MICROBLAZE PROCESSOR SUBSYSTEM 2 RESULTADO EN DIAGRAMA DE BLOQUES (VISTA RTL) 3 ASIGNACIÓN DE PINES DEL FPGA SPARTAN 6 EN EL ARCHIVO UCF 4 GENERACIÓN Y EXPORTACIÓN DEL BITSTREAM DE LA PLATAFORMA DE HARDWARE 56

57 1 CREACIÓN DE UN WORKSPACE EN SDK 2 IMPORTACIÓN DE LA PLATAFORMA DE HARDWARE 3 CREACIÓN Y CONFIGURACIÓN DEL BSP 4 CREACIÓN DEL PROYECTO DE SOFTWARE 57

58 1 CREACIÓN DE UN WORKSPACE EN SDK 2 IMPORTACIÓN DE LA PLATAFORMA DE HARDWARE 3 CREACIÓN Y CONFIGURACIÓN DEL BSP 4 CREACIÓN DEL PROYECTO DE SOFTWARE 58

59 1 CREACIÓN DE UN WORKSPACE EN SDK 2 IMPORTACIÓN DE LA PLATAFORMA DE HARDWARE 3 CREACIÓN Y CONFIGURACIÓN DEL BSP 4 CREACIÓN DEL PROYECTO DE SOFTWARE 59

60 1 CREACIÓN DE UN WORKSPACE EN SDK 2 IMPORTACIÓN DE LA PLATAFORMA DE HARDWARE 3 CREACIÓN Y CONFIGURACIÓN DEL BSP 4 CREACIÓN DEL PROYECTO DE SOFTWARE 60

61 4 CREACIÓN DEL PROYECTO DE SOFTWARE 1 CREACIÓN DE UN WORKSPACE EN SDK 2 IMPORTACIÓN DE LA PLATAFORMA DE HARDWARE 3 CREACIÓN Y CONFIGURACIÓN DEL BSP 61


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