INTERRUPCIONES EN LA IBM PC

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1 INTERRUPCIONES EN LA IBM PC
ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC POLLING (SONDEO) Carlos Canto Q.

2 INTERRUPCIONES EN LA IBM PC
ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC INTERRUPCIONES Carlos Canto Q.

3 INTERRUPCIONES EN LA IBM PC
ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC La IBM PC original uso el controlador de interrupciones 8259. Este permitía que se pudieran generen hasta 8 señales de interrupción ( numeradas de 0 a 7). Estas líneas de interrupción son llamadas líneas de “Interrupt Request” ( requerimiento de interrupción) o IRQ´s Carlos Canto Q.

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ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC A partir de la IBM AT se incluyen 2 controladores de interrupción, donde el segundo controlador (ESCLAVO) está conectado en cascada a la línea de interrupción 2 del primer controlador ( MAESTRO) . L a líneas de interrupción del segundo controlador están numeradas de 8 a 15. Debido a este “cascadeo”, la línea de interrupción 2 no está disponible. Sin embargo ; para compatibilidad con la PC original, la línea de interrrupción 2 es conectada a al línea 9 del segundo controlador ( tal que, si un dispositivo en la PC es configurado para la interrupción 2, en realidad éste usa la interrupción 9) Carlos Canto Q.

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ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC 3FFF Tenemos 1024 localidades de RAM en la parte más baja de la memoria que permiten 256 vectores de interrupción de 4 bytes cada uno. Tabla de vectores de interrupción IPL 0003 Un vector de interrupción está formado por la dirección ( 2 bytes para CS y 2 bytes para IP) de inicio de la rutina de servicio de la interrupción ISR esto es expresado como: CS:IP IPH 0002 Vector 0 CSL 0001 CSh 0000 TABLA DE VECTORES DE INTERRUPCIÓN Carlos Canto Q.

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ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC Entradas del controlador programable de interrupciones PIC 8259 Carlos Canto Q.

7 INTERRUPCIONES EN LA IBM PC
ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC The interrupt mask register is an eight bit register that lets you individually enable and disable interrupts from devices on the system. This is similar to the actions of the cli and sti instructions, but on a device by device basis. Writing a zero to the corresponding bit enables that device’s interrupts. Writing a one disables interrupts from the affected device. Note that this is non-intuitive. Figure 17.1 provides the layout of the interrupt mask register. Registro de máscara de Interrupción Carlos Canto Q.

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ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC When an interrupt occurs, regardless of source, the 80x86 does the following: 1) The CPU pushes the flags register onto the stack. 2) The CPU pushes a far return address (segment:offset) onto the stack, segment value first. 3) The CPU determines the cause of the interrupt (i.e., the interrupt number) and fetches the four byte interrupt vector from address 0:vector*4. 4) The CPU transfers control to the routine specified by the interrupt vector table entry. After the completion of these steps, the interrupt service routine takes control. When the interrupt service routine wants to return control, it must execute an iret (interrupt return) instruction. The interrupt return pops the far return address and the flags off the stack. Note that executing a far return is insufficient since that would leave the flags on the stack. Carlos Canto Q.

9 INTERRUPCIONES EN LA IBM PC
ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC The PICs interface to the system through four I/O locations: ports 20h/0A0h and 21h/0A1h. The first address in each pair is the address of the master PIC (IRQ 0-7), the second address in each pair corresponds to the slave PIC (IRQ 8-15 ). Port 20h/0A0h is a read/write location to which you write PIC commands and read PIC status, we will refer to this as the command register or the status register. The command register is write only, the status register is read only. They just happen to share the same I/O location. The read/write lines on the PIC determine which register the CPU accesses. Port 21h/0A1h is a read/write location that contains the interrupt mask register, we will refer to this as the mask register. Choose the appropriate address depending upon which interrupt controller you want to use. Carlos Canto Q.

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ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC Int. Num. Address in I.V.T. Description 00-03 CPU divide by zero 1 04-07 Debug single step 2 08-0B Non Maskable Interrupt (NMI input on processor) 3 0C-0F Debug breakpoints 4 10-13 Arithmetic overflow 5 14-17 BIOS provided Print Screen routine 6 18-1B Reserved 7 1C-1F 8 20-23 IRQ0, Time of day hardware services 9 24-27 IRQ1, Keyboard Interface A 28-2B IRQ2, ISA Bus cascade services for second 8259 B 2C-2F IRQ3, Com 2 hardware C 30-33 IRQ4, Com1 hardware Carlos Canto Q.

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ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC Time of day services 68-6B 1A Bootstrap loader 64-67 19 Points to basic interpreter in a "real" IBM PC 60-63 18 Printer I/O routines 5C-5F 17 Keyboard I/O routines 58-5B 16 PC used for Cassette tape services 54-57 15 Serial port I/O routines 50-53 14 Floppy I/O routines 4C-4F 13 Memory size determination 48-4B 12 Equipment check 44-47 11 Video services, see note 1 40-43 10 IRQ7, LPT1, Parallel port hardware 3C-3F F IRQ6, Floppy Disk adaptor 38-3B E IRQ5, LPT2, Parallel port hardware (Hard Disk on XT) 34-37 D Carlos Canto Q.

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ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC Read logical sectors 94-97 25 Critical error handler 90-93 24 Ctrl-Break exit address 8C-8B 23 Terminate address 88-8B 22 All DOS services available through this Interrupt 84-87 21 Program termination (obsolete) 80-83 20 Video graphics 7C-7F 1F Disk parameters 78-7B 1E Video parameters 74-77 1D Timer tick (provides 18.2 ticks per second) 70-73 1C Services Ctrl-Break service 6C-6F 1B Carlos Canto Q.

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ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC Used for EMS functions 19C-19F 67 Reserved for User programs to B 60 to 66 Reserved for BIOS 17C-17F 5F 178-17B 5E 5D 16C-16F 5B 168-16B 5A 148-14B to 52 to 59 Mouse functions 51 50 to 13C-13F 40 to 4F Reserved for DOS A0-A3 to FC-FF 28 to 3F Terminate and stay resident routines (obsolete) 9C-9F 27 Write logical sectors 98-9B 26 Carlos Canto Q.

14 INTERRUPCIONES EN LA IBM PC
ARQUITECTURA DE COMPUTADORAS II INTERRUPCIONES EN LA IBM PC Unused 3C4-3C7 to 3C4-3FF F1 to FF Used by basic 218-21B to 3C0-3C3 86 to F0 Reserved for basic to 80 to 85 1E0-1E3 to 1FC-1FF 78 to 7F IRQ15, (available hardware interrupt) 1DC-1DF 77 IRQ14, ISA bus hard disk controller 1D8-1DB 76 IRQ13, maths co-processor 1D4-1D7 75 IRQ12 (available hardware interrupt) 1D0-1D3 74 IRQ11 (available hardware interrupt) 1CC-1CF 73 IRQ10 (available hardware interrupt) 1C8-1CB 72 IRQ9, takes the place of IRQ2 1C4-1C7 71 IRQ8, ISA bus Real time clock 1C0-1C3 70 1A0-1A3 to 1BC-1BF 68 to 6F Carlos Canto Q.