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Publicada porBlanca Cárdenas Vargas Modificado hace 6 años
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Capítulo 7: Las buenas prácticas del diseño de CIs
3.a: Distintos niveles de profundidad 3.b: Niveles con distinto número de inversores 3.c: Árbol balanceado Sincronización, si o no ? 1. Clock buffering
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2. Clock Q1=0 Q2=1 Q3=0 Q4=1 Q5=0 Q6=1 Q7=0 Q8=1 1 CK D Q
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Q1=0 Q2=1 Q3=0 Q4=1 Q5=0 Q6=1 Q7=0 Q8=1 1 CK Q1=0 Q2=1 Q3=0 Q4=1 Q5=0 Q6=1 Q7=0 Q8=1 1 CK
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3. Glitches en las entradas asíncronas a los elementos de memoria
1 B C D Q A Q Pr B preset B preset tinv t1 t2 C D Pr Q A B C preset 1 D Pr Q A B C preset 1 D Pr Q A B C preset 1 Estado del circuito en t1 Estado del circuito en tinv Estado del circuito en t2
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INICIALIZACIÓN DEL CIRCUITO
¡¡¡ Señal de RESET !!!
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Cuando c1=c2=c3=c4=1, la línea de bus queda en alta impedancia
Figura 8.b c1 c3 c2 c4 bus (1 línea) La lógica adicional, en rojo, define un estado 0 sobre el bus cuando c1=c2=c3=c4=1 4. Buses (alta impedancia) Figura 8.a c1 c3 c2 c4 bus (1 línea) Cuando c1=c2=c3=c4=1, la línea de bus queda en alta impedancia ¿alta impedancia? Entrada de ruidos Consumo + pads con pull-up o pull-down
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4. Buses (bus-contentions) Pads bidireccionales !!! Figura 9.a
1 c1 c2 1 c1 c2 Dt Figura 9.a Figura 9.b Figura 9.c Pads bidireccionales !!!
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5. Cómo mejorar velocidad :
NANDs mejor que NORs (CMOS-complementaria) Analizar celdas Entrar señales “lentas” a los últimos niveles (f=x.(a.b+c.d))
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Duplicar puertas si nodos grandes (aumentar W)
b c d x Gnd Reducir el tamaño de los nodos de interconexión. Priorizar conexiones locales frente a globales.
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PLAs (¿reducen área o no?) Memorias (¿dentro o fuera?)
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¿Por qué hay que reducir el consumo?:
Baterías en dispositivos portátiles Calor ⇒ Necesidad de elementos de disipación Impacto sobre tiempos de respuesta (curvas de deriva) ¿Cómo? (Pdinámica=CL.VDD2.f) Reducir circuitería y tamaño de los nodos Reducir frecuencia Cuidar pads (pads ajustados y pads de bajo consumo)
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Curvas de deriva Curva de deriva de la temperatura interna
Curva de deriva de Vdd
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