Michael Carter Joshua Carvacho Magdalena Von Borries 1.

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1 Michael Carter Joshua Carvacho Magdalena Von Borries 1

2 Sumario Introducción Arquitectura del microprocesador
¿Qué es el microprocesador Cell? Tendencias para la solución del problema del paralelismo Arquitectura del microprocesador Estructura General PPE (Power Processor Element) SPE (Synergistic Processor Elements) EIB (Elements Interconection Bus) MIC (Memory Interface Controller) e I/O controller Modelos de Programación Aplicaciones

3 ¿Qué es el microprocesador Cell ?
Es un procesador desarrollado por Sony, IBM y Toshiba. La gracia que tiene radica en su alto poder de procesamiento y la manera en que aborda el paralelismo. 3

4 Procesamiento de instrucciones en paralelo
Ejecución Predictiva/Especulativa Procesadores VLIW Procesadores Multinúcleo (lo que usa Chip Cell) 4

5 Características Rambus XDRAM Controller
MIC (Memory Interface Controller) Caché L2 de 512 Kbytes Unidad de Proposito General PPE (Power Processor Unit) 8 Unidades de Proceso Vectorial SPE (Siynergistic Processor Element) Bus de Interconexión, denominado EIB (Element Interconnect Bus) 5 5

6 Microchip Cell 6 6

7 Esquema Microchip Cell
7 7

8 Power Processor Element PPE
Similar a un Power PC de 64 bits doble núcleo. Tiene el mismo juego de instrucciones que un PowerPC. RISC a la antigua, capaz de ejecutar dos instrucciones a la vez. Pobre unidad predictora de saltos, BPU. 8 8

9 Arquitectura PPe 9

10 Pipeline PPe 10

11 Synergistic Processors Elements SPE
Son 8 en total. Diseñados para mejorar el rendimiento de computo intensivo. 128 Registros de 128 bits cada uno, Memory Flow Controller MFC, 256 Kbytes de memoria local LS, no tiene unidad de predicción de datos. Arquitectura RISC superescalar. 128 bits en los registros permite SIMD. Acceden a la memoria principal a través de DMA asíncrono. 11

12 Arquitectura SPE 12

13 Pipeline SPE 13

14 Bus de Interconexión de Elementos EIB
Anillo de 4 canales unidireccionales, de 16 bytes cada uno. Todos los elementos conectados a él. (PPE, SPE’s, I/O) Comunicaión a través de mensajes (MPI message- parsing interface standar). Elementos conectados al bus pueden leer o escribir 8 bytes por ciclo de reloj. 14

15 Memory Interface Controller e I/O Controller
MIC permite dual channel de 64 MB hasta 64GB. Flex I/O permite conectar 2 Microprocesadores Cell y otro disposuitivo como USB, Firewire, etc.. 15

16 Multitarea Auto-Gestionada
1 2 3 4 5 6 7 8 Stream Processing Cola de Tareas Multitarea Auto-Gestionada PPe 1 2 3 4 5 6 7 8 SO PPe 1 2 3 4 5 6 7 8 16

17 Aplicaciones Actuales
Playstation 3 Blade Servers Investigación Médica 17

18 Aplicaciones en Desarrollo
SuperComputadores Mainframes Televisores de Alta Definición Estaciones de trabajo orientadas a la animación por computadora Teléfonos Móviles Procesamiento de datos de inteligencia, radar y sonar en tiempo real para operaciones y plataformas de reconocimiento militar y vigilancia 18