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ARQUITECTURA DE COMPUTADORES - PIPELINING 1 PIPELINING - DATAPATH Definciónes básicas Ejemplos prácticos Ejemplos sobre un procesador Tiempo entre instrucciones.

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1 ARQUITECTURA DE COMPUTADORES - PIPELINING 1 PIPELINING - DATAPATH Definciónes básicas Ejemplos prácticos Ejemplos sobre un procesador Tiempo entre instrucciones Pipeline Hazard

2 ARQUITECTURA DE COMPUTADORES - PIPELINING 2 SINGLE –CYCLE DATAPATH Figure 6.9 The single-cycle datapath from chapter 5 (similar to figure 5.17 on page 307). Computer Organization and Design. David A Paterson

3 ARQUITECTURA DE COMPUTADORES - PIPELINING 3 PIPELINED EXECUTION Figure 6.10 Instruction being executed using the single cycle datapath in figure 6.9. Computer Organization and Design. David A Paterson

4 ARQUITECTURA DE COMPUTADORES - PIPELINING 4 THE PIPELINED VERSION Figure 6.11 The Pipelined version of the datapath in figure 6.9. Computer Organization and Design. David A Paterson

5 ARQUITECTURA DE COMPUTADORES - PIPELINING 5 EJEMPLO EL siguiente ejemplo sigue el proceso de pipelining para una instrucción LOAD

6 ARQUITECTURA DE COMPUTADORES - PIPELINING 6 INSTRUCTION FETCH La instrucción es leida de memoria, de la dirección apuntada por PC La instrucción es almacenada en el IF/ID pipelined register. PC=PC+4. Aquí no se sabe que instrucción se va a ejecutar.

7 ARQUITECTURA DE COMPUTADORES - PIPELINING 7 FETCH Figure 6.12 IF and ID: first and secod stages of an instruction. David A Paterson

8 ARQUITECTURA DE COMPUTADORES - PIPELINING 8 INSTRUCTION DECODE AND REGISTER FILE READ Se obtiene –16 bit inmediate field, que es el dato de entrada para sign-extend (32 bit) –Dirección (número) de registro a ser leído. –Todos los valores se almacenan en ID/Ex pipeline register

9 ARQUITECTURA DE COMPUTADORES - PIPELINING 9 INSTRUCTION DECODE – REGISTER FILE READ Figure 6.12 IF and ID: first and secod stages of an instruction. David A Paterson

10 ARQUITECTURA DE COMPUTADORES - PIPELINING 10 EXECUTE OR ADDRESS CALCULATION Para el ejemplo se muestra que la instrucción LOAD toma: El contenido del register 1 y del sign extend y los asigna a la ALU. El resultado es almacenado en EX/MEN pipeline register

11 ARQUITECTURA DE COMPUTADORES - PIPELINING 11 EXECUTION Figure 6.13 EX: the third pipe stage of a load instruction. David A Paterson

12 ARQUITECTURA DE COMPUTADORES - PIPELINING 12 MEMORY ACCESS Se lee el dato de la memoria empleando la dirección almacenada en EX/MEM pipeline register. Se almacena en el MEM/WB pipeline register.

13 ARQUITECTURA DE COMPUTADORES - PIPELINING 13 MEMORY ACCESS Figure 6.14MEM and WB: the fourth and fith pipe stages of a load instruction. David A Paterson

14 ARQUITECTURA DE COMPUTADORES - PIPELINING 14 WRITE BACK Se lee el valor del dato del registro MEM/WB pipeline register Se almacena en el register file

15 ARQUITECTURA DE COMPUTADORES - PIPELINING 15 WRITE BACK Figure 6.14 MEM and WB: the fourth and fith pipe stages of a load instruction. David A Paterson

16 ARQUITECTURA DE COMPUTADORES - PIPELINING 16 EJEMPLO PARA UNA INSTRUCCIÓN STORE EXECUTE: Para una instrucción STORE debe dejar pasar en la ALU read register 2 MEMORY ACCESS: Se realiza memory write WRITE BACK: en una instruction STORE en este estado no sucede nada

17 ARQUITECTURA DE COMPUTADORES - PIPELINING 17 EXECUTION STAGE Figure 6.15 EX: the third pipe stage of a store instruction. David A Paterson

18 ARQUITECTURA DE COMPUTADORES - PIPELINING 18 MEMORY ACCESS Figure 6.16 MEM AND WB: the fourth and fifth pipe stage os a store instruction. David A Paterson

19 ARQUITECTURA DE COMPUTADORES - PIPELINING 19 DIAGRAMA COMPLETO Figure 6.17 The corrected pipelined datapath to properly handle the load instrction. David A Paterson

20 ARQUITECTURA DE COMPUTADORES - PIPELINING 20 MULTICYCLE

21 ARQUITECTURA DE COMPUTADORES - PIPELINING 21 EJEMPLOS

22 ARQUITECTURA DE COMPUTADORES - PIPELINING 22


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