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Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 1 Tema 4: Unidad de Control Arquitectura de Computadores.

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1 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 1 Tema 4: Unidad de Control Arquitectura de Computadores Tema 4: Unidad de Control Operaciones elementales Estructura de un computador elemental Ejemplo de un computador elemental Temporización de las señales de control Ejecución de instrucciones Diseño de la unidad de control Cableada Microprogramada Nanoprogramación Arranque del computador

2 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 2 Tema 4: Unidad de Control Arquitectura de Computadores Bibliografía General Hennessy, John L. y Patterson, David A. Arquitectura de computadores. Un enfoque cuantitativo. Mc Graw Hill, 1993 De Frutos Redondo, J.A. y Rico López, R. Arquitectura de computadores. S. P. de la Universidad de Alcalá, 1995 Stallings, W. Organización y Arquitectura de Computadores (4ª edición). Prentice Hall, Complementaria: De Miguel Anasagasti, P. y otros. Problemas de estructura de computadores. Paraninfo, 1993

3 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 3 Tema 4: Unidad de Control Arquitectura de Computadores Operaciones elementales (I) La unidad de control tiene como función básica la ejecución de la secuencia siguiente: Tomar la instrucción apuntada por el contador de programa de la memoria principal (fase de fetch) Decodificar la instrucción leída Ejecutar la instrucción Actualizar debidamente el contador de programa

4 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 4 Tema 4: Unidad de Control Arquitectura de Computadores Operaciones elementales (II) La ejecución de cada instrucción requiere realizar una serie de pequeños pasos mediante señales de control; estos pasos se llaman operaciones elementales Las operaciones elementales que puede realizar todo sistema computador se clasifican en los grupos siguientes: Operaciones de transferencia Mover información de un elemento de almacenamiento a otro Operaciones de proceso La información origen pasa a través de un operador Todas las operaciones elementales, ya sean de transferencia o de proceso comienzan en un elemento de almacenamiento y terminan en otro

5 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 5 Tema 4: Unidad de Control Arquitectura de Computadores TA Registro ARegistro BRegistro C LALB LC TB TC Bus de Datos Operaciones elementales (III) Operación elemental de transferencia Operación de transferencia: MOV RegB, RegA Volcar el contenido del Registro A al Bus de Datos Cargar el contenido del Bus de Datos en Registro B reloj Ta La Tb Lb Tc Lc Registro A TA LB Registro B

6 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 6 Tema 4: Unidad de Control Arquitectura de Computadores SelOp Registro ARegistro B Registro C LALB LC TC Bus de Datos ALU Operaciones elementales (IV) Operación elemental de proceso Operación de proceso: XOR RC, RA, RB Llevar el Registro A a la ALU Llevar el Registro B a la ALU Escoger la operación XOR Cargar el resultado en el Registro C ALU SelOp Registro A LA Registro B LB SelOp reloj La Lb Tc Lc LC Registro C Xor

7 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 7 Tema 4: Unidad de Control Arquitectura de Computadores UNIDAD ARITMÉTICA MEMORIA PRINCIPAL UNIDAD DE CONTROL UNIDAD DE E/S PERIFÉRICO CPU UNIDAD ARITMÉTICA MEMORIA PRINCIPAL UNIDAD DE CONTROL CP REGISTROS PERIFÉRICO UNIDAD DE E/S PERIFÉRICO Estructura de un computador elemental Estudiaremos las señales de control que genera una Unidad de Control por medio del empleo de una máquina simplificada que siga la arquitectura de Von Neumann

8 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 8 Tema 4: Unidad de Control Arquitectura de Computadores Ejemplo de un computador elemental (I) Memoria principal (I) El bloque de memoria principal constará de los elementos siguientes: Pastilla o pastillas de memoria RAM Memoria Principal Señales de control Wr Mem Rd Buffer bidireccional al bus de datos Buffer Bidireccional Bus de Datos Registro de direcciones Ldir Reg Dir Bus de Direcciones

9 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 9 Tema 4: Unidad de Control Arquitectura de Computadores Ejemplo de un computador elemental (II) Memoria principal (II) Memoria Principal Wr Mem Rd Buffer Bidireccional Bus de Datos Ldir Reg Dir Bus de Direcciones Cronograma del ciclo de lectura Mem Ldir Rd Wr reloj Dirección a leer Bus de Direcciones Ldir Reg Dir Memoria Principal Wr Mem Rd Buffer Bidireccional Mem Bus de Datos Memoria Principal Wr Mem Rd Buffer Bidireccional Bus de Datos Ldir Reg Dir Bus de Direcciones

10 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 10 Tema 4: Unidad de Control Arquitectura de Computadores Memoria Principal Wr Mem Rd Bus de Datos Ldir Reg Dir Bus de Direcciones Memoria Principal Wr Mem Rd Buffer Bidireccional Bus de Datos Ldir Reg Dir Bus de Direcciones Ejemplo de un computador elemental (III) Memoria principal (III) Memoria Principal Wr Mem Rd Buffer Bidireccional Bus de Datos Ldir Reg Dir Cronograma del ciclo de escritura Mem Ldir Rd Wr Dirección a escribir Dato a escribir Buffer Bidireccional Ldir Reg Dir Wr Mem Memoria Principal Memoria Principal Memoria Principal Wr Mem Rd Buffer Bidireccional Bus de Datos Ldir Reg Dir Bus de Direcciones

11 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 11 Tema 4: Unidad de Control Arquitectura de Computadores Ejemplo de un computador elemental (IV) Banco de registros (I) El banco de registros está formado por los siguientes elementos: 8 registros de propósito general Banco de Registros (8 registros) 1 puerta de entrada Pta. Entr. Bus de datos Señales de control Dir. A Dir. B Lr de la Unidad de Control 2 puertas de salida Salida ASalida B a la ALU

12 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 12 Tema 4: Unidad de Control Arquitectura de Computadores Ejemplo de un computador elemental (V) Banco de registros (II) Lectura del banco de registros. Registros D y E simultáneamente Banco de Registros (8 registros) Pta. Entr. Bus de datos Lr Dir. A Dir. B de la Unidad de Control Salida ASalida B a la ALU Dir. A Dir. B Lr B. Dat Reg. D Reg. E Reg. DReg. E RD RE Reg. EReg. D Banco de Registros (8 registros) Dir. A Dir. B Lr de la Unidad de Control Salida ASalida B a la ALU

13 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 13 Tema 4: Unidad de Control Arquitectura de Computadores Banco de Registros (8 registros) Dir. A Dir. B Lr de la Unidad de Control Salida ASalida B a la ALU RD Lr Reg. D Pta. Entr. Bus de datos Ejemplo de un computador elemental (VI) Banco de registros (III) Escritura en el banco de registros. Registro D Pta. Entr. Bus de datos Dir. A Dir. B Lr B. Dat dat Dato a escribir Reg. D Pta. Entr. Bus de datos Banco de Registros (8 registros) Dir. A Dir. B Lr de la Unidad de Control Salida ASalida B a la ALU

14 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 14 Tema 4: Unidad de Control Arquitectura de Computadores Bus de Datos Ejemplo de un computador elemental (VII) Unidad aritmético-lógica (I) La unidad aritmético-lógica consta de los siguientes elementos: Señales de control 2 multiplexores de 4 entradas y 1 salida Mux. XMux. Y [X0, X1][Y0, Y1] DT Bus de Direcciones AT La salida del registro acumulador, puede transferirse a diferentes elementos de Bde A de B de CP Operador con 4 señales de control Operador [S0, S3] Registro acumulador Acumulad. Lac

15 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 15 Tema 4: Unidad de Control Arquitectura de Computadores Bus de Direcciones AT Mux. XMux. Y [X0, X1][Y0, Y1] de Bde Ade CP Operador [S0, S3] Acumulad. Lac S.B dat + Mux. XMux. Y [X0, X1][Y0, Y1] Operador [S0, S3] Acumulad. Lac Bus de Datos Ejemplo de un computador elemental (VIII) Unidad aritmético-lógica (II) Sumar al contenido de la Salida B del banco de registros con el B.Dat DT [X0,X1] [Y0,Y1] [S0,S3] Lac Dato a sumar Salida B del BR Bus de Datos Mux. XMux. Y [X0, X1][Y0, Y1] DT Bus de Direcciones AT de Bde A de B de CP Operador [S0, S3] Acumulad. Lac

16 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 16 Tema 4: Unidad de Control Arquitectura de Computadores Ejemplo de un computador elemental (IX) Unidad de direccionamiento (I) a la ALU El CP debe actualizarse cada vez que se ejecuta una instrucción Tcp La actualización vendrá dado por la información disponible en el bus de datos Bus de Datos CP Lcp Bus de Direcciones La unidad de direccionamiento se encarga de generar las direcciones ya sean de memoria o de puertos de E/S

17 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 17 Tema 4: Unidad de Control Arquitectura de Computadores Bus de Datos CP Lcp Bus de Direcciones Volcar el contenido de CP al bus de direcciones Ejemplo de un computador elemental (X) Unidad de direccionamiento (II) a la ALU Tcp Lcp Tcp

18 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 18 Tema 4: Unidad de Control Arquitectura de Computadores Ejemplo de un computador elemental (XI) Unidad de control (I) La UC genera todas las señales que forman el bus de control Consta de los elementos siguientes: Reg. Ins. Li Registro de instrucciones Puerto de salida Dit Desp/DI Registro contador de fases Cnt. F Reset Oscil reloj Dir. A Dir. B Unidad de Control Bus de Datos señales de control R. Flags Lflags Registro de estado

19 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 19 Tema 4: Unidad de Control Arquitectura de Computadores Unidad de Control Bus de Datos señales de control Dit Desp/DI Reg. Ins. Li Cnt. F Reset Oscil reloj Dir. A Dir. B R. Flags Lflags Reg. Ins. Li Ejemplo de un computador elemental (XII) Unidad de control (II) Carga en el registro de instrucción del código máquina de la instrucción Código máquina Instrucción Unidad de Control Bus de Datos señales de control Dit Desp/DI Reg. Ins. Li Cnt. F Reset Oscil reloj Dir. A Dir. B R. Flags Lflags Li Dir. A Dir. B Dit Reset

20 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 20 Tema 4: Unidad de Control Arquitectura de Computadores Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset R. Estado Lflags Reg. Instr. Li Ejemplo de un computador elemental (XIII) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] CP Lcp Tcp Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida BSalida A

21 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 21 Tema 4: Unidad de Control Arquitectura de Computadores Ejecución de instrucciones (I) Ejecución de SUB D, [E h] (I) Instrucción a ejecutar: SUB D, [E h] D D - Memoria ( E h) Reg Cód. operación SUB D E desplazamiento El formato de la instrucción es el siguiente y ocupa una palabra: Instrucción aritmética con direccionamiento directo relativo a registro

22 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 22 Tema 4: Unidad de Control Arquitectura de Computadores Ejecución de instrucciones (II) Ejecución de SUB D, [E h] (II) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida B Salida A CP Lcp Tcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li Fase de Fetch (I) Periodo 1 Direccionar el contador de programa CP Bus de Direcciones Cargar R. Dir. con el contenido del B.Dir CP Lcp Tcp Ldir Reg Dir

23 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 23 Tema 4: Unidad de Control Arquitectura de Computadores Ejecución de instrucciones (III) Ejecución de SUB D, [E h] (III) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Dir. B Dir. A Lr Salida B Salida A CP Lcp Tcp Unidad de Control Dit Desp /D.I. Pta. Entrada señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li Fase de Fetch (II) Periodos 2-3 Leer la instrucción de memoria principal Inicio ciclo memoria, leer Cargar R. Inst. con el contenido del B.Dat Memoria Principal Rd Buffer Bidireccional Reg. Instr. Li Mem Pta. Entrada

24 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 24 Tema 4: Unidad de Control Arquitectura de Computadores Ejecución de instrucciones (IV) Ejecución de SUB D, [E h] (IV) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida B Salida A CP Lcp Tcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li Fase Decodificación Periodo 4 La Unidad de Control emplea un ciclo de reloj en la decodificación de la instrucción leída

25 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 25 Tema 4: Unidad de Control Arquitectura de Computadores Ejecución de instrucciones (V) Ejecución de SUB D, [E h] (V) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. Y [Y0, Y1] DT Operador [S0, S3] Banco de Registros (8 registros) Dir. B Dir. A Lr Salida B Salida A CP Lcp Unidad de Control Dit Desp /D.I. Pta. Entrada señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li Fase actualizar CP (I) Periodo 5 Incrementar en uno el CP Seleccionar operando (CP) y operar (Inc) Operador [S0, S3] Acumulador Lac Acumulador Lac AT Tcp Mux. Y [Y0, Y1] Mux. X [X0, X1] Cargar Acumulador con el resultado

26 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 26 Tema 4: Unidad de Control Arquitectura de Computadores Pta. Entrada Ejecución de instrucciones (VI) Ejecución de SUB D, [E h] (VI) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Dir. B Dir. A Lr Salida B Salida A CP Lcp Tcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li Fase actualizar CP (II) Periodo 6 Cargar el nuevo valor del CP Acumulador Bus de Datos Cargar el CP con el contenido del Bus de Datos Pta. Entrada DT CP Lcp Acumulador Lac

27 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 27 Tema 4: Unidad de Control Arquitectura de Computadores Ejecución de instrucciones (VII) Ejecución de SUB D, [E h] (VII) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida B Salida A CP Lcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li Fase de Ejecución (I) Periodo 7 Calcular la dirección del operando fuente UC:1234h en B. Datos; Reg. E con Dir.A Seleccionar operandos y operar (suma) Cargar Acumulador con el resultado Operador [S0, S3] Acumulador Lac Mux. Y [Y0, Y1] Mux. X [X0, X1] Salida A Reg. E Dit Desp /D.I. DT AT Tcp

28 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 28 Tema 4: Unidad de Control Arquitectura de Computadores Ejecución de instrucciones (VIII) Ejecución de SUB D, [E h] (VIII) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida B Salida A CP Lcp Tcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li Fase de Ejecución (II) Periodo 8 Direccionar el operando fuente Acumulador Bus de direcciones Cargar R. Dir. con el contenido del B.Dir Ldir Reg Dir Acumulador Lac AT

29 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 29 Tema 4: Unidad de Control Arquitectura de Computadores Ejecución de instrucciones (IX) Ejecución de SUB D, [E h] (IX) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida B Salida A CP Lcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Instr. Li Fase de Ejecución (III) Periodos 9-10 Leer operando fuente y realizar operación Inicio ciclo de memoria y leer La UC selecciona Reg. D con Dir.A Selecc. Oper., restar, cargar Ac y mod. Flags Memoria Principal Rd Buffer Bidireccional Mem Pta. Entrada AT Tcp Salida A Reg. D Operador [S0, S3] Acumulador Lac Mux. Y [Y0, Y1] Mux. X [X0, X1] Reg. Estado Lflags Reg. Estado Lflags

30 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 30 Tema 4: Unidad de Control Arquitectura de Computadores Ejecución de instrucciones (X) Ejecución de SUB D, [E h] (X) Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr a la ALU Salida B Salida A CP Lcp Tcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador Reg. Estado Lflags Reg. Instr. Li Fase de Ejecución (IV) Periodo 11 Guardar res. en reg. D y pasar a sig. Ins. UC pone Reg. D en Dir.A Acumulador B. Datos Cargar Banco de Registros y poner el Contador de Fases a cero Acumulador Lac DT Banco de Registros (8 registros) Reg. D Salida A Reg. D Bus de Datos Lr C. Fases Reset C. Fases Reset

31 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 31 Tema 4: Unidad de Control Arquitectura de Computadores Temporización de las señales de control El comportamiento de un computador es síncrono. Está gobernado por un reloj Cada una de las fases de ejecución de una instrucción se realiza en un número determinado de periodos de reloj Cronograma es el diagrama de las señales que se activan en cada ciclo de reloj correspondiente a cada una de las fases de ejecución de la instrucción

32 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 32 Tema 4: Unidad de Control Arquitectura de Computadores Cronograma (I) Ejecución de SUB D, [E h] (I) reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset Fase de Fetch Periodo 1 Direccionar el contador de programa CP Bus de Direcciones Cargar Reg. Direcciones con el contenido del B.Dir Fase Decodificación.Periodo 4 La UC emplea un ciclo de reloj en la decodificación de la instrucción leída Periodos 2-3 Leer la instrucción de memoria principal Inicio ciclo memoria, leer Cargar R. Ins. con el contenido del B.Dat D E C O D I F I C A C I Ó N Tcp Ldir Señales asociadas Mem Rd Li

33 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 33 Tema 4: Unidad de Control Arquitectura de Computadores Cronograma (II) Ejecución de SUB D, [E h] (II) reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset Fase actualizar el CP Periodo 5 Incrementar en uno el CP Seleccionar CP y operar (incrementar) Cargar Acumulador con el resultado Periodo 6 Cargar el nuevo valor del CP Acumulador Bus de Datos Cargar el CP con el contenido del Bus de Datos Lac Señales asociadas DT Lcp CP I

34 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 34 Tema 4: Unidad de Control Arquitectura de Computadores Cronograma (III) Ejecución de SUB D, [E h] (III) reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset Fase de Ejecución Periodo 7 Calcular la dirección del operando fuente UC:1234h en B. Datos y Reg. E en Dir.A Seleccionar operandos y operar (suma) Cargar Acumulador con el resultado Periodo 8 Direccionar el operando fuente Acumulador Bus de direcciones Cargar Reg. Direcciones con el contenido del B.Dir BD E E + DIT Lac Señales asociadas AT Ldir

35 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 35 Tema 4: Unidad de Control Arquitectura de Computadores Cronograma (IV) Ejecución de SUB D, [E h] (IV) reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset Fase Ejecución (cont) Periodos 9-10 Leer el operando fuente y realizar operac. Inicio ciclo de memoria y leer La UC pone Reg. D con Dir.A Selec.Oper, restar, cargar Ac y mod.Flags BD D - D DT Lr Reset Mem, Rd Lac Lflags Señales asociadas Periodo 11 Guardar resultado en reg. D y poner C. Fases a cero UC pone Reg. D en Dir.A Acumulador B. Datos Cargar B.R. y poner C. Fases a cero D

36 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 36 Tema 4: Unidad de Control Arquitectura de Computadores Cronograma (V) Ejecución de SUB D, [E h] (V) reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset BD D - D E E + CP I D E C O D I F I C A C I Ó N D

37 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 37 Tema 4: Unidad de Control Arquitectura de Computadores Generación de las señales de control (I) Ejecución de SUB D, [E h] (I) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida B Salida A Tcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li CP Lcp reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset CP Lcp Tcp Ldi r Reg Dir Fase de Fetch Periodo 1 Direccionar el contador de programa

38 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 38 Tema 4: Unidad de Control Arquitectura de Computadores Generación de las señales de control (II) Ejecución de SUB D, [E h] (II) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Dir. B Dir. A Lr Salida B Salida A CP Lcp Tcp Unidad de Control Dit Desp /D.I. Pta. Entrada señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset Memoria Principal Rd Buffer Bidireccional Mem Pta. Entrada Reg. Instr. Li Fase de Fetch (cont.) Periodos 2-3 Leer la instrucción de memoria principal

39 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 39 Tema 4: Unidad de Control Arquitectura de Computadores Generación de las señales de control (III) Ejecución de SUB D, [E h] (III) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida B Salida A CP Lcp Tcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset D E C O D I F I C A C I Ó N Fase DecodificaciónPeriodo 4 La UCl emplea un ciclo de reloj en la decodificación de la instrucción leída

40 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 40 Tema 4: Unidad de Control Arquitectura de Computadores Generación de las señales de control (IV) Ejecución de SUB D, [E h] (IV) Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. Y [Y0, Y1] DT Operador [S0, S3] Banco de Registros (8 registros) Dir. B Dir. A Lr Salida B Salida A CP Lcp Unidad de Control Dit Desp /D.I. Pta. Entrada señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li Acumulador Lac AT Tcp Mux. X [X0, X1] reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset Fase actualizar el CP Periodo 5 Incrementar en uno el CP [S0, S3] Operador Acumulador Lac Mux. Y [Y0, Y1] Mux. X [X0, X1] CP +

41 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 41 Tema 4: Unidad de Control Arquitectura de Computadores Generación de las señales de control (V) Ejecución de SUB D, [E h] (V) Pta. Entrada Bus de Datos Bus de Direcciones Memoria Principal Ldir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Dir. B Dir. A Lr Salida B Salida A CP Lcp Tcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li DT reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset DT Pta. Entrada CP Lcp Acumulador Lac Periodo 6Fase actualizar CP (II) Cargar el nuevo valor del CP

42 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 42 Tema 4: Unidad de Control Arquitectura de Computadores Bus de Datos Bus de Direcciones Memoria Principal Ld ir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida B Salida A CP Lcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li DT AT Tcp Generación de las señales de control (VI) Ejecución de SUB D, [E h] (VI) reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset Dit Desp /D.I. Operador [S0, S3] Acumulador Lac Mux. Y [Y0, Y1] Mux. X [X0, X1] Salida A Reg. E BD E E + Fase de Ejecución Periodo 7 Calcular la dirección del operando fuente

43 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 43 Tema 4: Unidad de Control Arquitectura de Computadores Generación de las señales de control (VII) Ejecución de SUB D, [E h] (VII) Bus de Datos Bus de Direcciones Memoria Principal Ld ir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida B Salida A CP Lcp Tcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Estado Lflags Reg. Instr. Li reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset Ld ir Reg Dir Acumulador Lac AT Periodo 8Fase de Ejecución (II) Direccionar el operando fuente

44 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 44 Tema 4: Unidad de Control Arquitectura de Computadores Bus de Datos Bus de Direcciones Memoria Principal Ld ir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr Salida B Salida A CP Lcp Unidad de Control Dit Desp /D.I. señales de control reloj Oscilador C. Fases Reset Reg. Instr. Li Pta. Entrada AT Tcp Reg. Estado Lflags Generación de las señales de control (VIII) Ejecución de SUB D, [E h] (VIII) reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset Memoria Principal Rd Buffer Bidireccional Mem Salida A Reg. D Operador [S0, S3] Acumulador Lac Mux. Y [Y0, Y1] Mux. X [X0, X1] Reg. Estado Lflags BD D - D Fase de Ejecución (III) Periodos 9-10 Leer el operando fuente y realizar operación

45 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 45 Tema 4: Unidad de Control Arquitectura de Computadores Generación de las señales de control (IX) Ejecución de SUB D, [E h] (IX) Bus de Direcciones Memoria Principal Ld ir Reg Dir Wr Mem Rd Buffer Bidireccional Mux. X [X0, X1] Mux. Y [Y0, Y1] DT AT Acumulador Lac Operador [S0, S3] Banco de Registros (8 registros) Pta. Entrada Dir. B Dir. A Lr a la ALU Salida B Salida A CP Lcp Tcp Unidad de Control Buffer instruc. Dit Desp /D.I. señales de control reloj Oscilador Reg. Estado Lflags Reg. Instr. Li Bus de Datos C. Fases Reset reloj Tcp Ldir Mem Rd Wr Li Dit X0,X1 S0...S3 Lac Dir. A Y0,Y1 LFlags DT AT Lcp Lr Reset Acumulador Lac DT Banco de Registros (8 registros) Reg. D Salida A Reg. D Lr C. Fases Reset D Periodo 11 Guardar resultado en reg. D y poner C. Fases a cero Fase de Ejecución (IV)

46 Área de Arquitectura y Tecnología de Computadores Departamento de Automática Universidad de Alcalá 46 Tema 4: Unidad de Control Arquitectura de Computadores Ideas principales Partes y el funcionamiento de un computador elemental Operaciones elementales de la ejecución de una instrucción en un computador elemental Diseño de cronogramas asociados a la ejecución de instrucciones para un computador elemental a partir de las operaciones elementales Operaciones elementales: transferencia y proceso Partes y el funcionamiento de un computador elemental Operaciones elementales de la ejecución de una instrucción en un computador elemental Diseño de cronogramas asociados a la ejecución de instrucciones para un computador elemental a partir de las operaciones elementales Operaciones elementales: transferencia y proceso


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