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[ Arquitectura de Computadores ] MULTIPROCESADOR Y ARQUITECTURAS ALTERNATIVAS Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería.

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Presentación del tema: "[ Arquitectura de Computadores ] MULTIPROCESADOR Y ARQUITECTURAS ALTERNATIVAS Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería."— Transcripción de la presentación:

1 [ Arquitectura de Computadores ] MULTIPROCESADOR Y ARQUITECTURAS ALTERNATIVAS Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia de la Computación IIC 2342 Semestre 2006-2 Domingo Mery D.Mery 1 Arquitectura de Computadores

2 Präsentat ion D.Mery 2 Arquitectura de Computadores [ Índice ]  7.1 SIMD, MIMD, VLIW, EPIC  7.2 Arquitectura sistólica  7.3 Sistemas de memoria compartida  7.4 Coherencia de caché  7.5 Modelos de memoria y consistencia

3 Präsentat ion D.Mery 3 Arquitectura de Computadores [ Índice ]  7.1 SIMD, MIMD, VLIW, EPIC  7.2 Arquitectura sistólica  7.3 Sistemas de memoria compartida  7.4 Coherencia de caché  7.5 Modelos de memoria y consistencia

4 Präsentat ion D.Mery 4 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … Paralelismo:

5 Präsentat ion D.Mery 5 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … Paralelismo: Esta multiplicación es “paralelizable” fácilmente empleando m procesadores, cada uno se ocupa de multiplicar una fila de la matriz A con el vector x.

6 Präsentat ion D.Mery 6 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … SISD: Single Instruction Single Data, es una secuencia de instrucciones y una secuencia de datos. Un único procesador interpreta una única secuencia de instrucciones, para operar con los datos almacenados en una única memoria. Los computadores monoprocesador caen en esta categoría.

7 Präsentat ion D.Mery 7 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … SISD: SI Unidad de control Unidad de proceso Unidad de memoria SD

8 Präsentat ion D.Mery 8 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … SISD: Processor Data Input Data Output Instructions

9 Präsentat ion D.Mery 9 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … SIMD: Single Instruction Multiple Data, es una secuencia de instrucciones y múltiples secuencias de datos. Una única instrucción de máquina controla paso a paso la ejecución simultánea y sincronizada de un cierto número de elementos de proceso. Cada elemento de proceso tiene una memoria asociada, de forma que cada instrucción es ejecutada por cada procesador, con un conjunto de datos diferentes. Los procesadores matriciales y vectoriales pertenecen a esta categoría.

10 Präsentat ion D.Mery 10 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … SIMD: SI Unidad de control Elemento de proceso 2 Memoria Local 2 SD Elemento de proceso 1 Memoria Local 1 SD Elemento de proceso n Memoria Local n SD

11 Präsentat ion D.Mery 11 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … SIMD: Instruction Stream Processor A Processor B Processor C Data Input stream A Data Input stream B Data Input stream C Data Output stream A Data Output stream B Data Output stream C

12 Präsentat ion D.Mery 12 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … MISD: Multiple Instruction Single Data, son múltiples secuencias de instrucciones y una secuencia de datos. Se transmite una secuencia de datos a un conjunto de procesadores, cada uno de los cuales ejecuta una secuencia de instrucciones diferente. Esta estructura ha sido implementada sólo con fines de investigación.

13 Präsentat ion D.Mery 13 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … MISD: Data Input Stream Data Output Stream Processor A Processor B Processor C Instruction Stream A Instruction Stream B Instruction Stream C Esto es más un ejercicio intelectual que un ejercicio práctico.

14 Präsentat ion D.Mery 14 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … MIMD: Multiple Instruction Multiple Data, son múltiples secuencias de instrucciones y múltiples secuencias de datos. Un conjunto de procesadores ejecuta simultáneamente secuencias de instrucciones diferentes con conjuntos de datos diferentes. Los clusters son ejemplos de esta categoría.

15 Präsentat ion D.Mery 15 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … MIMD: Processor A Processor B Processor C Data Input stream A Data Input stream B Data Input stream C Data Output stream A Data Output stream B Data Output stream C Instruction Stream A Instruction Stream B Instruction Stream C

16 Präsentat ion D.Mery 16 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … MIMD (con memoria compartida): SI Unidad de Control 2 Elemento de proceso 2 Memoria Compartida SD Elemento de proceso 1 SD Elemento de proceso n SD SI Unidad de Control 1 SI Unidad de Control n

17 Präsentat ion D.Mery 17 Arquitectura de Computadores [ Multiprocesadores ] SIMD, MIMD, … MIMD (con memoria distribuida): SI Unidad de Control 2 Elemento de proceso 2 SD Elemento de proceso 1 SD Elemento de proceso n SD SI Unidad de Control 1 SI Unidad de Control n Red de Interco- nexión Memoria Local 2 Memoria Local 1 Memoria Local n

18 Präsentat ion D.Mery 18 Arquitectura de Computadores [ Índice ]  7.1 SIMD, MIMD, VLIW, EPIC  7.2 Arquitectura sistólica  7.3 Sistemas de memoria compartida  7.4 Coherencia de caché  7.5 Modelos de memoria y consistencia

19 Präsentat ion D.Mery 19 Arquitectura de Computadores [ Multiprocesadores ] Arquitectura sistólica Un arreglo sistólico es un conjunto de procesadores dispuestos de una manera regular (por lo general rectangular) donde los datos fluyen sincrónicamente a través del arreglo entre sus vecinos. Cada procesador toma en cada paso toma datos de sus vecinos (por lo general Norte y Oeste), los procesa y se los entrega a sus procesadores vecinos (por lo general Sur y Este).

20 Präsentat ion D.Mery 20 Arquitectura de Computadores [ Multiprocesadores ] Arquitectura sistólica

21 Präsentat ion D.Mery 21 Arquitectura de Computadores [ Multiprocesadores ] Arquitectura sistólica Ejemplos: procesamiento digital de señales, procesamiento digital de imágenes, multiplicación de matrices, evaluación de polinomios etc. Rápidos en estas operaciones, sin embargo están limitados a estas aplicaciones, para otras operaciones no son prácticos.

22 Präsentat ion D.Mery 22 Arquitectura de Computadores [ Multiprocesadores ] Arquitectura sistólica La evaluación polinomial es simple –Se usa la regla de Horner: –Los elementos de proceso (PE) se colocan en pareja Se multiplica una entrada por, El resultado se pasa a la derecha Se suma a j al resultado de la izquierda Se pasa el resultado a la derecha y = ((((a n x + a n-1 )*x + a n-2 )*x + a n-3 )*x …… a 1 )*x + a 0

23 Präsentat ion D.Mery 23 Arquitectura de Computadores [ Multiprocesadores ] Arquitectura sistólica TOPOLOGÍAS: 1D, 2D, 3D y 4D

24 Ejemplo: –Producto matricial Präsentat ion D.Mery 24 Arquitectura de Computadores [ Multiprocesadores ] Arquitectura sistólica

25 Präsentat ion D.Mery 25 Arquitectura de Computadores [ Multiprocesadores ] Arquitectura sistólica El resultado (A*B) se realimenta en un registro vectorial Operación: A*B+ C

26 Präsentat ion D.Mery 26 Arquitectura de Computadores [ Índice ]  7.1 SIMD, MIMD, VLIW, EPIC  7.2 Arquitectura sistólica  7.3 Sistemas de memoria compartida  7.4 Coherencia de caché  7.5 Modelos de memoria y consistencia

27 Präsentat ion D.Mery 27 Arquitectura de Computadores [ Multiprocesadores ] Memoria compartida Memoria distribuida P M P M Accesos a la memoria:

28 Präsentat ion D.Mery 28 Arquitectura de Computadores [ Multiprocesadores ] Memoria compartida M P P Accesos a la memoria:

29 Präsentat ion D.Mery 29 Arquitectura de Computadores [ Multiprocesadores ] Memoria compartida Sistema con memoria compartida: SI Unidad de Control 2 Elemento de proceso 2 Memoria Compartida SD Elemento de proceso 1 SD Elemento de proceso n SD SI Unidad de Control 1 SI Unidad de Control n

30 Präsentat ion D.Mery 30 Arquitectura de Computadores [ Multiprocesadores ] Memoria compartida Memoria Red de interconexión Procesadores El principal problema es cuando todos los procesadores intentan acceder a la memoria global al mismo tiempo (cuello de botella)

31 Präsentat ion D.Mery 31 Arquitectura de Computadores [ Multiprocesadores ] Memoria compartida Procesadores Red de interconexión Memoria Solución: Dividir la Memoria en Módulos Cada módulo conectado a los procesadores por una red de switching de alta performance Este enfoque tiende a trasladar el cuello de botella a la red

32 Präsentat ion D.Mery 32 Arquitectura de Computadores [ Multiprocesadores ] Memoria compartida Características: Un espacio de direcciones único y común. Comunicación vía read & write Sincronización vía bloqueos (locks).

33 Präsentat ion D.Mery 33 Arquitectura de Computadores [ Multiprocesadores ] Memoria compartida Sección crítica

34 Präsentat ion D.Mery 34 Arquitectura de Computadores [ Índice ]  7.1 SIMD, MIMD, VLIW, EPIC  7.2 Arquitectura sistólica  7.3 Sistemas de memoria compartida  7.4 Coherencia de caché  7.5 Modelos de memoria y consistencia

35 Präsentat ion D.Mery 35 Arquitectura de Computadores [ Multiprocesadores ] Coherencia de caché En los sistemas multiprocesador se disponen de varios niveles de caché asociados a cada procesador. Esta organización es esencial para obtener un buen desempeño. Sin embargo, esto ocasiona el problema conocido como coherencia de caché…

36 Präsentat ion D.Mery 36 Arquitectura de Computadores [ Multiprocesadores ] Coherencia de caché coherencia de caché… Pueden existir varias copias del mismo dato simultáneamente en cachés diferentes y, si los procesadores actualizan sus copias, puede producirse una visión inconsistente de la memoria.

37 Präsentat ion D.Mery 37 Arquitectura de Computadores [ Multiprocesadores ] Coherencia de caché Los datos pueden ser modificados y guardadados en la caché Qué pasa si otro procesador quiere esos datos? El procesador lee los datos antiguos!

38 Präsentat ion D.Mery 38 Arquitectura de Computadores [ Multiprocesadores ] Coherencia de caché Protocolos de sondeo MESI (Soluciones por Hardware): La caché de datos incluye dos bits de estado que indican uno de los cuatro siguientes estados: Modified: la línea de caché ha sido modificada (es distinta a su valor en memoria prinicipal), y está disponible sólo en esta caché. Exclusive: la línea de caché tiene el mismo contenido que en memoria principal, y no está presente en ninguna otra caché. Shared: la línea caché tiene el mismo contenido que en memoria principal, y puede estar presente en otra caché. Invalid: la línea de caché no contiene datos validos.

39 Präsentat ion D.Mery 39 Arquitectura de Computadores [ Multiprocesadores ] Coherencia de caché Línea de caché en procesador que inicia transferencia RHAcierto de lectura RMSFallo de lectura, compartida RMEFallo de lectura, exclusiva WHAcierto de escritura WMFallo de escritura Escribir en memoria la línea de caché modificada Invalida transacción Lectura para modificación Cargar línea de caché

40 Präsentat ion D.Mery 40 Arquitectura de Computadores [ Índice ]  7.1 SIMD, MIMD, VLIW, EPIC  7.2 Arquitectura sistólica  7.3 Sistemas de memoria compartida  7.4 Coherencia de caché  7.5 Modelos de memoria y consistencia

41 Präsentat ion D.Mery 41 Arquitectura de Computadores [ Multiprocesadores ] Modelo de memoria Modelo de Memoria: Especifica cómo se resuelven los conflictos de acceso a la memoria. Estos conflictos suceden sólo cuando la memoria es compartida.

42 Präsentat ion D.Mery 42 Arquitectura de Computadores [ Multiprocesadores ] Modelo de memoria El acceso a la memoria compartida puede ser visto como un contrato entre el hardware y el software de memoria. Si el software acepta cumplir con ciertas reglas, la memoria conviene en entregar ciertos resultados. La discusión se centra en la naturaleza de las reglas. Estas reglas se denomina “modelos de consistencia”.

43 Präsentat ion D.Mery 43 Arquitectura de Computadores [ Multiprocesadores ] Modelo de memoria Ejemplo: CPU-0 escribe ‘1’ en la posición X de la memoria. luego… CPU-1 escribe ‘2’ en la posición X. luego... CPU-2 lee la posición X y obtiene ‘1’ ¿algo falló??? Todo depende de lo que la memoria prometió en su contrato!

44 Präsentat ion D.Mery 44 Arquitectura de Computadores [ Multiprocesadores ] Modelo de memoria Modelos posibles: Consistencia estricta Consistencia secuencial Consistencia de procesador Consistencia débil Consistencia de liberación

45 Präsentat ion D.Mery 45 Arquitectura de Computadores [ Multiprocesadores ] Modelo de memoria Consistencia estricta: Cualquier lectura de una posición X siempre devuelve el valor de la escritura más reciente de X. En la práctica este modelo es imposible de implementar de otra manera que no sea tener un solo módulo de memoria que atiende todas las solicitudes bajo el régimen de primero llega-primero se atiende, sin uso de cachés ni repetición de datos. Una implementación así convertiría a la memoria en un enorme cuello de botella y por ello este modelo no es recomendable.

46 Präsentat ion D.Mery 46 Arquitectura de Computadores [ Multiprocesadores ] Modelo de memoria Consistencia secuencial: En presencia de múltiples solicitudes de lectura y escritura, el hardware escoge (de forma no determinista) cierta intercalación de todas las solicitudes, pero todas las CPU perciben el mismo orden.

47 Präsentat ion D.Mery 47 Arquitectura de Computadores [ Multiprocesadores ] Modelo de memoria Consistencia secuencial: Ejemplo: 1. CPU-1 escribe 100 en posición X 2. 1 ns después: CPU-2 escribe 200 en X 3. 1 ns después: CPU-3 y CPU-4 leen dos veces posición X CPU 1 2 3 y 4 (X)  100 (X)  200 lee X, lee X (dos veces)

48 Präsentat ion D.Mery 48 Arquitectura de Computadores [ Multiprocesadores ] Modelo de memoria Consistencia secuencial: Secuencias posibles: E100E100E200 E200L3 = 100L4 = 200 L3 = 200E200E100 L3 = 200L4 = 200L3 = 100 L4 = 200L3 = 200L4 = 100 L4 = 200L4 = 200L3 = 100 CPU 1 2 3 y 4 (X)  100 (X)  200 lee X, lee X (dos veces)

49 Präsentat ion D.Mery 49 Arquitectura de Computadores [ Multiprocesadores ] Modelo de memoria Consistencia secuencial: Secuencias posibles: E100E100E200 E200L3 = 100L4 = 200 L3 = 200E200E100 L3 = 200L4 = 200L3 = 100 L4 = 200L3 = 200L4 = 100 L4 = 200L4 = 200L3 = 100 Pase lo que pase, una memoria secuencialmente consistente nunca permitirá que la CPU-3 obtenga (100,200) mientras la CPU-4 obtiene (200,100).

50 [ Arquitectura de Computadores ] AUMENTO DE DESEMPEÑO Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia de la Computación IIC 2342 Semestre 2006-2 Domingo Mery D.Mery 50 Arquitectura de Computadores

51 Präsentat ion D.Mery 51 Arquitectura de Computadores [ Índice ]  8.1 Arquitectura RISC  8.2 Predicción de salto y prefetching  8.3 Escalabilidad

52 Präsentat ion D.Mery 52 Arquitectura de Computadores [ Índice ]  8.1 Arquitectura RISC  8.2 Predicción de salto y prefetching  8.3 Escalabilidad

53 Präsentat ion D.Mery 53 Arquitectura de Computadores [ Aumento de desempeño ] RISC CISC: complex instruction set computer se basa en que cada instrucción puede corresponder a varias operaciones de bajo nivel, tales como leer de memoria, operación aritmética, escribir en la memoria, sumar datos… todo en una sola instrucción.

54 Präsentat ion D.Mery 54 Arquitectura de Computadores [ Aumento de desempeño ] RISC Aparición Instruc. máquinaRefer. a memoria Dinámica(ponderadas)(ponderadas) PascalCPascal CPascal C Assign45%38%13% 13%14% 15% Loop5%3%42% 32%33% 26% Call15%12%31% 33%44% 45% If29%43%11% 21%7% 13% GoTo-3%- -- - Other6%1%3% 1%2% 1% Total100% 100% 100% 100% 100% 100% Frecuencia dinámica relativa ponderada de operaciones en high level lenguages (HLL) compilados en arquitectura CISC La realidad de las operaciones…

55 Präsentat ion D.Mery 55 Arquitectura de Computadores [ Aumento de desempeño ] RISC Aparición Instruc. máquinaRefer. a memoria Dinámica(ponderadas)(ponderadas) PascalCPascal CPascal C Assign45%38%13% 13%14% 15% Loop5%3%42% 32%33% 26% Call15%12%31% 33%44% 45% If29%43%11% 21%7% 13% GoTo-3%- -- - Other6%1%3% 1%2% 1% Total100% 100% 100% 100% 100% 100% La realidad de las operaciones… CONCLUSIÓN: Las instrucciones de llamada/retorno de procedimientos son las que consumen más tiempo en los programas típicos escritos en HLL.

56 Präsentat ion D.Mery 56 Arquitectura de Computadores [ Aumento de desempeño ] RISC Porcentaje dinámico de operandos La realidad de las operandos… Pascal CPromedio Constantes enteras 16%23% 20% Variables escalares58%53% 55% Arreglos estructuras26%24% 25% Total100% 100% 100%

57 Präsentat ion D.Mery 57 Arquitectura de Computadores [ Aumento de desempeño ] RISC Porcentaje dinámico de operandos La realidad de las operandos… Pascal CAverage Constantes enteras 16%23% 20% Variables escalares58%53% 55% Arreglos estructuras26%24% 25% Total100% 100% 100% CONCLUSIÓN: Hay un predominio de referencias a operandos escalares.

58 Präsentat ion D.Mery 58 Arquitectura de Computadores [ Aumento de desempeño ] RISC Al 98% de los procedimientos llamados dinámicamente se les pasan menos de 6 argumentos, El 92% de los procedimientos usan menos de seis variables escalares locales. Además es poco común tener una larga secuencia ininterrumpida de llamadas a procedimientos seguida por la correspondiente secuencia de retornos. La realidad de las llamadas a procedimientos…

59 Präsentat ion D.Mery 59 Arquitectura de Computadores [ Aumento de desempeño ] RISC Al 98% de los procedimientos llamados dinámicamente se les pasan menos de 6 argumentos, El 92% de los procedimientos usan menos de seis variables escalares locales. Además es poco común tener una larga secuencia ininterrumpida de llamadas a procedimientos seguida por la correspondiente secuencia de retornos. La realidad de las llamadas a procedimientos… CONCLUSIÓN: Los programas permanecen confinados en una ventana bastante estrecha de profundidad de invocación a procedimientos… las referencias a operandos están muy localizadas.

60 Präsentat ion D.Mery 60 Arquitectura de Computadores [ Aumento de desempeño ] RISC Por lo tanto, intentar realizar una arquitectura de repertorio de instrucciones cercano al de los HLL, no es necesariamente una estrategia de diseño más efectiva. Surgen las arquitecturas RISC: reduced (or regular) instruction set computer Usan un gran número de registros Usan un diseño cuidadoso de los pipelines Usan un repertorio de instrucciones reducido

61 Präsentat ion D.Mery 61 Arquitectura de Computadores [ Aumento de desempeño ] RISC RISC: reduced (or regular) instruction set computer es una forma de diseñar CPU que contiene un conjunto de instrucciones muy simple y que casi todas las instrucciones toman el mismo tiempo de ejecución. Muchos procesadores modernos son RISC (ejemplos: SPARC, MIPS y PowerPC). Sin embargo, los CPU más utilizados como los x86 son CISC. RISC nace después de CISC!!!

62 Präsentat ion D.Mery 62 Arquitectura de Computadores [ Aumento de desempeño ] RISC ¿Cómo resolver el problema del tiempo consumido a las llamadas de procedimiento? ¿Cómo resolver el problema del tiempo tan grande que se consume en direccionar operandos escalares? ¿Cómo aprovechar la característica de las llamadas a procedimiento con poca profundidad?

63 Präsentat ion D.Mery 63 Arquitectura de Computadores [ Aumento de desempeño ] RISC ¿Cómo resolver el problema del tiempo consumido a las llamadas de procedimiento? ¿Cómo resolver el problema del tiempo tan grande que se consume en direccionar operandos escalares? ¿Cómo aprovechar la característica de las llamadas a procedimiento con poca profundidad? La solución está en el uso de muchos registros, y en su organización en ventanas de registros solapadas!

64 Präsentat ion D.Mery 64 Arquitectura de Computadores [ Aumento de desempeño ] RISC Ventanas de registros solapadas

65 Präsentat ion D.Mery 65 Arquitectura de Computadores [ Aumento de desempeño ] RISC Organización de las ventanas solapadas como un buffer circular Ventanas de registros solapadas

66 Präsentat ion D.Mery 66 Arquitectura de Computadores [ Aumento de desempeño ] RISC ¿Por qué entonces CISC? El CISC ha sido motivado por dos razones: 1.El deseo de simplificar los compiladores, la idea es que las instrucciones de la CPU se asemejen a las instrucciones de los HLL. 2.Aumentar el desempeño de las CPU produciendo programas más pequeños y más rápidos.

67 Präsentat ion D.Mery 67 Arquitectura de Computadores [ Aumento de desempeño ] RISC ¿Por qué entonces CISC? El CISC ha sido motivado por dos razones: 1.El deseo de simplificar los compiladores, la idea es que las instrucciones de la CPU se asemejen a las instrucciones de los HLL. SIN EMBARGO, la tarea de encontrar justo la instrucción en un conjunto muy grande de instrucciones es una tarea compleja, muchas veces los compiladores terminan usando las instrucciones sencillas.

68 Präsentat ion D.Mery 68 Arquitectura de Computadores [ Aumento de desempeño ] RISC SIN EMBARGO, con CISC se disminuye el número de instrucciones no el número de bytes del código máquina, la decodificación de instrucciones más grandes no es necesariamente más rápida que la decodificación de instrucciones pequeñas. Las velocidades entre CISC y RISC son comparables. ¿Por qué entonces CISC? El CISC ha sido motivado por dos razones: 2.Aumentar el desempeño de las CPU produciendo programas más pequeños y más rápidos.

69 Präsentat ion D.Mery 69 Arquitectura de Computadores [ Aumento de desempeño ] RISC Características típicas de RISC: 1.Una instrucción por ciclo 2.Operaciones registro a registro 3.Modos de direccionamiento sencillos 4.Formatos de instrucción sencillos

70 Präsentat ion D.Mery 70 Arquitectura de Computadores [ Aumento de desempeño ] RISC RISC vs. CISC: El desarrollo de RISC representa una ruptura con la filosofía que detrás de esta tendencia. Los que están a favor de RISC han hecho estudios que determinan que RISC tiene mejor desempeño. RISC y CISC son claramente dos tendencias, es difícil determinar cuál de los dos es mejor porque No existe una pareja de máquinas CISC y RISC que sean comparables No existe un conjunto de programas definitivos Es difícil separar las habilidades del hardware de las habilidades del compilador Hoy ambas tendencias usan mezclas de ambas tecnologías!

71 Präsentat ion D.Mery 71 Arquitectura de Computadores [ Índice ]  8.1 Arquitectura RISC  8.2 Predicción de salto y prefetching  8.3 Escalabilidad

72 Präsentat ion D.Mery 72 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto Fetch (captación) Decodi- ficador Ejecu- ción Memo- ria Escri- tura Pipeline típico

73 Präsentat ion D.Mery 73 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto LOAD A,01h #I1 123456789 FDEM W LOAD C,02h #I2 FDEM W LOAD D,03h #I3 FDEMW LOAD B,04h #I4 FDEMW HALT #I5 FDEMW

74 Präsentat ion D.Mery 74 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto if (j==2) m = 1; else m = 2; CMP A,2;compara j con 2 BNE else;salta a else si no es igual thenMOV B,1;carga 1 en B BR next;salta a next elseMOV B,2;carga 2 en B next... Programa original Programa en Assembler

75 Präsentat ion D.Mery 75 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto if (j==2) m = 1; else m = 2; n = 1; CMP A,2;compara j con 2 BNE else;salta a else si no es igual thenMOV B,1;carga 1 en B BR next;salta a next elseMOV B,2;carga 2 en B nextMOV C,1;carga 1 en C Programa original Programa en Assembler En este ejemplo (con ramificaciones) se introducen al pipeline instrucciones que no se van a ejecutar!

76 Präsentat ion D.Mery 76 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto La solución radica en introducir al pipeline sólo las instrucciones válidas… ¿pero es esto posible? ¿Qué pasa con los saltos incondicionales? Pareciera que con el salto incondicional no habría problema, la CPU debiera seguir leyendo instrucciones a partir de la dirección objetivo (el lugar a donde se saltará), pero ¿cómo saber esta dirección a tiempo? 123456789 FDEM WFDEM W FDEMWFDEMWFDEMW CMP A,2 BNE else thenMOV B,1 BR next elseMOV B,2 nextMOV C,1 : ?

77 Präsentat ion D.Mery 77 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto La solución radica en introducir al pipeline sólo las instrucciones válidas… ¿pero es esto posible? ¿Qué pasa con los saltos incondicionales? Pareciera que con el salto incondicional no habría problema, la CPU debiera seguir leyendo instrucciones a partir de la dirección objetivo (el lugar a donde se saltará), pero ¿cómo saber esta dirección a tiempo? 123456789 FDEM WFDEM W FDEMWFDEMWFDEMW CMP A,2 BNE else thenMOV B,1 BR next elseMOV B,2 nextMOV C,1 : ? Esto no es posible Porque ya se “coló” MOV B,2

78 Präsentat ion D.Mery 78 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto La solución radica en introducir al pipeline sólo las instrucciones válidas… ¿pero es esto posible? ¿Qué pasa con los saltos incondicionales? Pareciera que con el salto incondicional no habría problema, la CPU debiera seguir leyendo instrucciones a partir de la dirección objetivo (el lugar a donde se saltará), pero ¿cómo saber esta dirección a tiempo? 123456789 FDEM WFDEM W FDEMWFDEMWFDEMW CMP A,2 BNE else thenMOV B,1 BR next NOP elseMOV B,2 nextMOV C,1 : ! Esto sí es posible pero hace el programa + lento y + grande

79 Präsentat ion D.Mery 79 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto AddressNormalDelayedOptimized 100LOAD X,ALOAD X,ALOAD X,A 101ADD 1,AADD 1,AJUMP 105 102JUMP 105JUMP 105ADD 1,A 103ADD A,BNOOPADD A,B 104SUB C,BADD A,BSUB C,B 105STORE A,ZSUB C,BSTORE A,Z 106STORE A,Z

80 Präsentat ion D.Mery 80 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto La solución radica en introducir al pipeline sólo las instrucciones válidas… ¿pero es esto posible? ¿Qué pasa con los saltos condicionales? La situación es peor porque no se sabe adónde saltar sino después de ejecutar la instrucción y saber si la condición se cumple o no! 123456789 FDEM WFDEM W FDEMWFDEMWFDEMW CMP A,2 BNE else thenMOV B,1 BR next NOP elseMOV B,2 nextMOV C,1 : ? Cuál de las dos

81 Präsentat ion D.Mery 81 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto Las primeras versiones de las CPUs se detenían ante un salto condicional hasta no saber adónde saltar, esto a veces toma tres o cuatro ciclos. Esto arruina el desempeño de la CPU ya que más del 20% de las instrucciones son ramificaciones. La solución es la “predicción del salto”, con esta solución se predice si se va a tomar el salto o no.

82 Präsentat ion D.Mery 82 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto Idea de la predicción: Predecir la dirección de la ramificación Ejecutarla como si fuera correcta Aceptar o descartar los resultados después de saber la dirección de la bifurcación correcta

83 Präsentat ion D.Mery 83 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto Si se predice correctamente una rama, no hay nada especial que hacer (la ejecución simplemente continúa en la dirección objetivo). PERO el problema surge cuando se predice erróneamente una rama. Averiguar a dónde hay que ir e ir ahí no es difícil… la parte difícil es anular instrucciones que ya se ejecutaron y no debieron haberse ejecutado. Solución: uso de “registro borrador” intermedio.

84 Präsentat ion D.Mery 84 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto Una estrategia simple para predecir el salto: “Se tomarán todas las ramificaciones condicionales hacia atrás y no se tomará ninguna ramificación condicional hacia delante” ¿Es buena esta estrategia? ¿por qué?

85 Präsentat ion D.Mery 85 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto PREDICCIÓN DINÁMICA: Se usa una tabla histórica (hardware) de consulta en la que se escribe cómo fue la última vez que se ejecutó la instrucción de ramificación condicional (¿se tomó la ramificación o no se tomó?)

86 Präsentat ion D.Mery 86 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto ESTRATEGIA 1 DE PREDICCIÓN DINÁMICA: La ramificación tomará la misma trayectoria que adoptó la vez anterior. En este caso sólo es necesario almacenar un bit por instrucción de ramificación condicional presente en el programa. ¿Problemas?

87 Präsentat ion D.Mery 87 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto ESTRATEGIA 2 DE PREDICCIÓN DINÁMICA: Se da una segunda oportunidad, es decir la predicción sólo se cambia después de dos predicciones incorrectas consecutivas. En este caso es necesario almacenar dos bits por instrucción de ramificación condicional presente en el programa.

88 Präsentat ion D.Mery 88 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto ESTRATEGIA 3 DE PREDICCIÓN DINÁMICA: Muchas veces la dirección de salto es calculada en la instrucción por lo tanto en esta estrategia se guarda no sólo se escribe cómo fue la última ramificación, se guarda también la dirección del salto.

89 Präsentat ion D.Mery 89 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto PREDICCIÓN ESTÁTICA: Las predicciones dinámicas se definen sobre la marcha de la ejecución del programa. Esto requiere de hardware especializado y costoso. Las predicciones estáticas se definen a nivel de compilación Ejemplo: ¿cómo podría ayudar el compilador con este código? for (i=0;i<1000000;i++) {...}

90 Präsentat ion D.Mery 90 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto PREDICCIÓN ESTÁTICA 1: Algunas CPU poseen instrucciones especiales de ramificación (además de las normales) que contienen un bit en el que el compilador puede especificar que cree que la rama se tomará (o no se tomará)

91 Präsentat ion D.Mery 91 Arquitectura de Computadores [ Aumento de desempeño ] Predicción de salto PREDICCIÓN ESTÁTICA 2: Una vez compilado el programa se ejecuta de forma simulada y se estudia el comportamiento de las ramificaciones, de esta forma en la versión final del programa se incorporan las predicciones de ramificación realizadas a partir de este estudio. En esta modalidad también se usan las instrucciones de ramificación especial.

92 [ Arquitectura de Computadores ] ARQUITECTURAS CONTEMPORANEAS Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia de la Computación IIC 2342 Semestre 2006-2 Domingo Mery D.Mery 92 Arquitectura de Computadores

93 Präsentat ion D.Mery 93 Arquitectura de Computadores [ Índice ]  9.1 Sistemas hand-held  9.2 Sistemas embebidos  9.3 Tendencias

94 Präsentat ion D.Mery 94 Arquitectura de Computadores [ Índice ]  9.1 Sistemas hand-held  9.2 Sistemas embebidos  9.3 Tendencias

95 Präsentat ion D.Mery 95 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Los sistemas hand-held son aquellos sistemas computacionales portátiles del tamaño de la mano. En esta definición general podrían entrar sistemas como: Sistemas de organización de información Sistemas de audio personal Sistemas de telefonía celular Sistemas fotográficos Sin embargo, la tendencia es que estos sistemas converjan en un solo sistema.

96 Präsentat ion D.Mery 96 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Las características típicas de los sistemas hand-held son: Pequeños y livianos Recursos limitados + Pantalla, + CPU, + Memoria, + Potencia, + Conectividad Comunicación + Bluetooth + Inalámbrica + Infra-rojo + USB, Firewire

97 Präsentat ion D.Mery 97 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held PDA significa personal digital assistant. Es un dispositivo que combina las características de un computador, teléfono /fax, internet y red (y ahora último audio y video). Un PDA puede funcionar típicamente como celular, fax, web- browser y agenda personal. A diferencia de los notebooks, los PDA funcionan con lápiz electrónico (en vez de teclado), incorporando un reconocedor de caracteres escritos a mano. Algunos incluso reconocen voz. Existen sin embargo algunos PDA que tienen teclados pequeños o portátiles.

98 Präsentat ion D.Mery 98 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held PDA Interactive 3D-Tour

99 Präsentat ion D.Mery 99 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held - Bases/Features New- HP iPAQ hx4700 Pocket PC Price$649.00 Business Lease $18.00/month (48 months) Estimated Ship Date11/26/2004 2 Highlighted Feature Enhanced Security with HP ProtectTools powered by CREDANT Operating system Windows® Mobile™ 2003 Second Edition software for Pocket PC - Premium Edition Processor Intel® PXA270 processor 624 MHz Display 4.0” Transflective VGA TFT (480 x 640 resolution) color display Note: Supports landscape and portrait display modes Wireless solutions Integrated WLAN 802.11b, Bluetooth® and IrDA FIR (fast infrared) Memory 135 MB user available memory (includes 80 MB file store) Expansion Integrated Compact Flash and Secure Digital expansion slots (supports SDIO) Battery Removable/rechargeable 1800 mAh Lithiom-Ion battery Dimensions 5.17 x 3.03 x.59 inches Additional features Unique integrated touchpad with mouse-like cursor makes navigation simple Magnesium-alloy body for additional durability Warranty One year parts and labor PDA más popular noviembre 2004

100 Präsentat ion D.Mery 100 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held PDA más popular noviembre 2006 US$ 580

101 Präsentat ion D.Mery 101 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Accesorios PDA Turn your Bluetooth® enabled iPAQ Pocket PC into a wireless navigation system with the HP iPAQ navigation system. The system comes complete with a Bluetooth enabled wireless GPS receiver, software and maps of the US and Canada. The maps include virtually every road across the country and millions of points of interest like restaurants, hotels and gas stations. The portability of the HP iPAQ navigation system allows you to take it from one car to another and the rechargeable lithium ion battery means there's no need for messy cables or external power. The HP iPAQ navigation system is ideal for the business traveler or for family road trips. GPS Navigation System for the HP iPAQ

102 Präsentat ion D.Mery 102 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Accesorios PDA Get the performance of a full-size camera in a fraction of the size. With uncompromising image quality, performance, and a complete software solution for capturing, editing and sharing your photos, the HP Photosmart Mobile Camera allows you to turn your HP iPAQ Pocket PC into a mobile digital imaging center. Produce great 4 x 6 snapshots with 1.3 MP total resolution and 4x digital zoom, or capture video clips with audio to playback on your iPAQ Pocket PC or your desktop computer.. Photosmart Mobile Camera for the HP iPAQ

103 Präsentat ion D.Mery 103 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Accesorios PDA This remarkably small and lightweight keyboard fits seamlessly and securely to your iPAQ Pocket PC. Its ergonomic design and standard QWERTY layout lets you conveniently type quickly and comfortably anywhere. With a wireless connection and the thumb keyboard, you can dramatically improve your typing efficiency when replying to email or instant messaging.. Keyboards for the HP iPAQ

104 Präsentat ion D.Mery 104 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Accesorios PDA CompactFlash Elite Pro Kingston offers a premium line of CompactFlash using Single Level Cell Technology (SLC). The Elite Pro line offers a memory grade for professionals such as digital photographers who require higher write speeds and lower power consumption out of their CompactFlash cards. This allows Elite Pro users the opportunity to get additional speed and performance out of their Digital Media based equipment. Ampliación de memoria HP iPAQ

105 Präsentat ion D.Mery 105 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Accesorios PDA Providing capacious storage in a slim form factor, Toshiba's 80GB 2.5-inch hard disk drive is an ideal solution for mobile computing and consumer electronics. With an areal density of 64.8 gigabits per square inch and a super slim package measuring 9.5mm high, Toshiba's MK8025GAS hard disk drive accommodates the storage needs of multi-functional mobile PCs and other applications, such as telecommunications products, printers, copiers, GPS systems and MP3 players. 80GB capacity Fluid Dynamic Bearing (FDB) motor drive 9.5mm High 12ms Average Seek Time ATA-6 Interface 100MB/sec Transfer Rate 8MB Buffer 300,000 MTTF Hours Discos duros (80 GB)

106 Präsentat ion D.Mery 106 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Accesorios PDA Convert your Pocket PC into an FM stereo tuner. The CF card pocketRADIO allows you to listen to your favorite FM stations wherever you go. Easy to use, on-screen display allows auto/manual search and 18 preset stations. During use, the pocketRADIO allows simultaneous use of all other Pocket PC applications. Connects to earphones (included) or external speakers. Pocket radio

107 Präsentat ion D.Mery 107 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Ver más accesorios de HP iPAQ…

108 Präsentat ion D.Mery 108 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Here it is, the new Treo! And it’s supposed to be called the Treo 650, not the Treo 610. It is supposed to have said to have built-in Bluetooth, a faster 312MHz processor, 32MB of RAM, a higher- resolution 320x320 LCD screen, dedicated answer and disconnect buttons, and a one megapixel digital camera. More details are sure to come, but in the meantime make you sure click to see all of the pics. Treo de Palm

109 Präsentat ion D.Mery 109 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Stay connected with wireless email using VersaMail. Keep data safe. Play music. Snap pictures. Capture video. Connect with Bluetooth wireless devices. Access a world of websites on the go Access Word, Excel and PowerPoint files Plug in an expansion card to do more Treo de Palm

110 Präsentat ion D.Mery 110 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held

111 Präsentat ion D.Mery 111 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Treo como celular

112 Präsentat ion D.Mery 112 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Conectividad

113 Präsentat ion D.Mery 113 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Cámara

114 Präsentat ion D.Mery 114 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Otras vistas

115 Präsentat ion D.Mery 115 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Anuncio oficial de Treo650 Especificaciones

116 Präsentat ion D.Mery 116 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Intel XScale® Technology Highly scalable core up to 624 MHz Secure Solution The Intel® Wireless Trusted Platform: Security trusted services such as trusted boot, secure storage of private information, and support for security protocols such as VPN, SSL, OMA, IMEI and OMA-DRM Incredible Multimedia Familiar Intel® Wireless MMX™ technology instructions designed for high-performance multimedia, 3-D games and advanced video Advanced Camera Interface Intel® Quick Capture technology supports 4+ Megapixel cameras for capturing digital images, video and low-power, real-time previews Enhanced LCD Controller Dual-Panel LCD up to 24-bit color. Hardware color space conversion with 256K Bytes of on-chip SRAM for faster video. Two overlays to reduce LCD bandwidth. Integrated with Intel Quick Capture technology to enable fast video preview. Reduced Power Consumption Wireless Intel SpeedStep® technology with five low-power modes can change frequency and voltage dynamically. Wireless Intel SpeedStep Power Manager software enables built-in, intelligent power management Fast Access to Wireless Data Intel® Mobile Scalable Link provides up to 416 Mbps link between communications and applications processors Large Peripheral Set USB Host/Client USB OTG 4-bit SD I/O MMC/SDCard Memory Stick USIM card interface Keypad controller PCMCIA/CF ICP Memory Interface 100 Mhz memory bus supports a variety of 1.8V, 2.5V, 3.0V and 3.3V memory Less Space For greater memory density and flexibility Up to 64 MBytes Intel StrataFlash® Memory 32 MBytes Intel StrataFlash and 32 MBytes Low-Power SDRAM Intel PXA27x Family

117 Präsentat ion D.Mery 117 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held Intel PXA27x Family

118 Präsentat ion D.Mery 118 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Hand-held 2004 2006

119 Präsentat ion D.Mery 119 Arquitectura de Computadores [ Índice ]  9.1 Sistemas hand-held  9.2 Sistemas embebidos  9.3 Tendencias

120 Präsentat ion D.Mery 120 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Embebidos Sistema embebido (embedded system): Sistema computarizado especializado que es parte de un dispositivo grande o máquina con el propósito de monitorearlo o controlarlo. Típicamente, un sistema embebido está armado en una tarjeta única con un microprocesador y memoria ROM. En la práctica muchos sistemas que poseen una interfaz digital (relojes, micro-ondas, automóviles) utilizan sistemas embebidos. Algunos sistemas embebidos incluyen un sistema operativo, pero muchos son tan especializados que toda la lógica puede implementarse en un solo programa.

121 Präsentat ion D.Mery 121 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Embebidos Ejemplos: Teléfonos celulares, Reproductores DVD ABS (Anti-lock breaking systems) Instrumentos médicos Se venden unos 4 billones CPU al año, alrededor de 95% de ellos son utilizados en sistemas embebidos.

122 Präsentat ion D.Mery 122 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Embebidos Características típicas: Utilizados en aplicaciones especifícas Trabajan en tiempo real y son reactivos Operan en ambientes difíciles Tamaño pequeño Livianos Baja potencia

123 Präsentat ion D.Mery 123 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Embebidos Usos comunes: 1. Monitoreo Para determinar el estado de alguna variable del ambiente usando sensores como entradas. 2. Control Para controlar (cambiar/mantener según ciertos criterios) alguna variable del ambiente usando actuadores como salidas.

124 Präsentat ion D.Mery 124 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Embebidos Hardware típico: Microprocesador según la aplicación. Memoria usada para almacenar el programa y los datos Por lo general no hay: Teclado Monitor Disco CD Parlantes Micrófonos

125 Präsentat ion D.Mery 125 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Embebidos Ejercicio: Dé ejemplos de sistemas embebidos

126 Präsentat ion D.Mery 126 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Embebidos Cobra Pentium® M Single Board Computer EBX single board computer with Pentium® processor, Extreme Graphics 2 chipset, dual Ethernet, CompactFlash socket, analog and digital I/O, and PC/104-Plus expansion

127 Präsentat ion D.Mery 127 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Embebidos FeaturesBenefits Pentium M processorLower power consumption, higher performance Extreme Graphics 2 VideoVery high speed rendering, MPEG-2 support SODIMM memory socketsLow profile, very rugged, high capacity Soldered-on Flash BIOSRugged, field-upgradable, customizable BIOS Dual 10/100 or Gigabit Ethernet portsHigh-speed networking capability USB 2.0 ports (four)Supports high-speed USB devices RS-232 and RS422/485 COM ports Two standard + two RS-422/485/232 configurable ports TVS Protection Enhanced ESD protection for Keyboard, USB, Ethernet, etc. CompactFlash socketRemovable storage device has no moving parts Analog I/O Option On-board A/D option reduces need for external expansion CPU temperature sensorSupports software-controlled cooling options Watchdog timerControls application run-away conditions 32-line TTL I/O portOn-board I/O reduces need for I/O expansion 400 MHz Processor-side busImproved system throughput Cobra: Pentium® M Single Board Computer

128 Präsentat ion D.Mery 128 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Embebidos Información técnica…

129 Präsentat ion D.Mery 129 Arquitectura de Computadores [ Índice ]  9.1 Sistemas hand-held  9.2 Sistemas embebidos  9.3 Tendencias

130 Präsentat ion D.Mery 130 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Tecnología más importante en los últimos 40 años: ??? La tecnología más importante en los próximos 10 años: ??? Tecnología que se ha desarrollado sorprendentemente: ???

131 Präsentat ion D.Mery 131 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Tecnología más importante en los últimos 40 años: + El transistor La tecnología más importante en los próximos 10 años: + Tecnología inalámbrica Tecnología que se ha desarrollado sorprendentemente: + Internet JC.R. Barret, CEO, Intel Corp.

132 Präsentat ion D.Mery 132 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Tecnología más importante en los últimos 40 años: + El transistor La tecnología más importante en los próximos 10 años: + Internet Tecnología que se ha desarrollado sorprendentemente: + Imagenología médica H. Von Pierer, President & CEO, Siemens AG

133 Präsentat ion D.Mery 133 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Tecnología más importante en los últimos 40 años: + El circuito integrado La tecnología más importante en los próximos 10 años: + Nanotecnología Tecnología que se ha desarrollado sorprendentemente: + Superconductores para computadores J.J. Hopfield, Profesor de Biología Molecular, Princeton University

134 Präsentat ion D.Mery 134 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Tecnología más importante en los últimos 40 años: + Paralelismo La tecnología más importante en los próximos 10 años: + Software y hardware Tecnología que se ha desarrollado sorprendentemente: + Celulares y tecnologías personales F. Berman, Directora de Supercomputer Center, University of California

135 Präsentat ion D.Mery 135 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Tecnología más importante en los últimos 40 años: + Semiconductores La tecnología más importante en los próximos 10 años: + La robótica Tecnología que se ha desarrollado sorprendentemente: + Telefonía celular K. Murano, Presidente de Laboratorios Fujitsu

136 Präsentat ion D.Mery 136 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Tecnología más importante en los últimos 40 años: + Redes de comunicación global La tecnología más importante en los próximos 10 años: + Fusión entre TI, biotecnología y nanotecnología Tecnología que se ha desarrollado sorprendentemente: + Materiales nuevos T. Nakahara, CEO Sumitomo Electric Industries

137 Präsentat ion D.Mery 137 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Satellite Global Suburban Urban In- Building Pico-Cell Micro-Cell Macro-Cell Home-Cell Seamless & Rich Connectivity Intelligent Environments Knowledge Technologies Anthropocentric Interfaces Ambiente inteligente

138 Präsentat ion D.Mery 138 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Embedded Personalized Adaptive Anticipatory Many invisible distributed devices throughout the environment, that can be tailored towards your needs and can recognize you, that can change in response to you and your environment, and that anticipate your desires as far as possible without conscious mediation The characteristics :

139 Präsentat ion D.Mery 139 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias In the Office Video Walls & Virtual-Real Meetings Foldable Workstations 3D Design In the Home Medical Mirror Immersive TV “Call My-Agent” Creative Spaces In Transport Systems Navigation Systems Driver Assistance

140 Präsentat ion D.Mery 140 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias

141 Präsentat ion D.Mery 141 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Impacto en la educación de los PDA Aprendizaje distribuido Acceso a la información más fácil y de bajo costo. Computación ubicua Ubicuo: que está presente a un mismo tiempo en todas partes.

142 Präsentat ion D.Mery 142 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias La visión de la Computación Ubicua 1 : –La puesta en operación a bajo costo de múltiples objetos con capacidades de computación y comunicación. Permitida por la mejora continua en hardware, consumo eléctrico, ancho de banda, tamaño, costos y confiabilidad. –Las principales tendencias que lo permiten: Comunicación inalámbrica Sensores basados en sistemas electromecánicos micro Cámaras digitales Inteligencia artificial, detección de objetos Fuentes de poder: microceldas, materiales piezo o piro eléctricos, baterias laminares, radiofrecuencia (near-field power source) Mesh networks (Smart Dust) RFID (1) “Computación ubicua” o “computación pervasiva” o “inteligencia ambiente”

143 Präsentat ion D.Mery 143 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias RFID: Radio Frequency Identification - "La solución global para el seguimiento y control total de los productos" El Código de Barras: –El sistema de captura automática de información más difundido es el código de barras, tecnología utilizada para identificar y controlar productos. –Requiere operación manual, opcional. –Es de muy bajo costo de producción. Su problema es el costo de operación. RFID

144 Präsentat ion D.Mery 144 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias RFID La tecnología de RFID se basa en la comunicación por medio del envío de señales entre los lectores y las etiquetas (tags) de RFID. Las etiquetas RFID pueden adherirse, ser llevadas o estar “impresas” en cualquier objeto, el cual puede ser una tarjeta inteligente, una caja, un vehículo, etc. La etiqueta tiene internamente un circuito integrado que permite la transmisión de información. Estas etiquetas se activan cuando los lectores emiten señales, creando un canal de comunicación al que ellas responden. La transmisión típica es de un identificador único.

145 Präsentat ion D.Mery 145 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Descripción del tag RFID El TAG de radiofrecuencia contiene una identificación única de 64 o 96 bits Al igual que en el código de barras, contiene en su estructura la identificación del fabricante, del producto Incluye además el número seriado del ítem, lo cual brinda una identificación única para este producto en todo el mundo.

146 Präsentat ion D.Mery 146 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Ejemplos RFID Tag Autopista Central NCR Self Checkout (Piloto en Supermercado Metros, Alemania) Pago de Transporte En Transantiago Uso actual en aplicaciones de nicho: manejo de maletas en aeropuertos, bibliotecas con self chekout, medio de pago electrónico, control de acceso.

147 Präsentat ion D.Mery 147 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Costos de la tecnología RFID El costo actual de las etiquetas es de aproximadamente 30 a 50 centavos de dólar y el de los lectores oscila entre 300 y 500 dólares. Se estima que para el 2006-2007, las etiquetas podrán costar 5 centavos de dólar o menos. Se estima que a 10 centavos comienza a masificarse.

148 Präsentat ion D.Mery 148 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Aplicaciones posibles de RFID Efectuar el seguimiento de lotes del producto terminado, desde su ingreso a los depósitos hasta que es llevado al consumidor final. Controlar el flujo de cajas. Comunicarse con el consumidor final cuando está realizando las compras. Efectuar el seguimiento de productos congelados y/o que requieran un alto nivel de control. Administración de puntos de venta y eliminación de faltantes en góndolas. Realizar inventarios en tiempo real.

149 Präsentat ion D.Mery 149 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias

150 Präsentat ion D.Mery 150 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Aplicaciones posibles del TAG de Autopista Central??

151 Präsentat ion D.Mery 151 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Realidad aumentada

152 Präsentat ion D.Mery 152 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Tendencias de las redes

153 Präsentat ion D.Mery 153 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Tendencias de la tecnología

154 Präsentat ion D.Mery 154 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias El director de IBM dijo en 1943 que no veía un mercado para más de 5 computadores en el mundo entero…

155 Präsentat ion D.Mery 155 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias El presidente de Digital dijo en 1977 que no hay razón para que la gente tenga computadores en sus casas…

156 Präsentat ion D.Mery 156 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias Cuando vi a Tim Berners-Lee hacer una demostración de la Web en 1991, vi un sistema interesante, pero no vi lo que iba a suceder en el mundo con la web… y honestamente, no estoy seguro que él lo hubiese sabido Wendy Hall Professor of Computer Science at the University of Southampton, UK.

157 Präsentat ion D.Mery 157 Arquitectura de Computadores [ Arquitecturas contemporáneas ] Tendencias It is just the beginning…


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